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1. (WO2019020856) NÚCLEO IP, ARQUITECTURA QUE COMPRENDE UN NÚCLEO IP Y PROCEDIMIENTO DE DISEÑO DE UN NÚCLEO IP
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Nº de publicación: WO/2019/020856 Nº de la solicitud internacional: PCT/ES2018/070526
Fecha de publicación: 31.01.2019 Fecha de presentación de la solicitud internacional: 23.07.2018
CIP:
G06N 3/063 (2006.01)
G FISICA
06
COMPUTO; CALCULO; CONTEO
N
SISTEMAS DE COMPUTADORES BASADOS EN MODELOS DE CALCULO ESPECIFICOS
3
Sistemas de computadores basados en modelos biológicos
02
que utilizan modelos de redes neuronales
06
Realización física, es decir materialización del hardware de redes neuronales, de neuronas o de partes de neuronas
063
utilizando medios electrónicos
Solicitantes:
UNIVERSIDAD DEL PAIS VASCO - EUSKAL HERRIKO UNIBERTSITATEA (UPV/EHU) [ES/ES]; Barrio Sarriena, S/N 48940 Leioa, ES
Personas inventoras:
MARTÍNEZ CORRAL, Unai; ES
BASTERRECHEA OYARZABAL, Koldobika; ES
Mandataria/o:
VALLEJO LÓPEZ, Juan Pedro; ES
Datos de prioridad:
P20173096324.07.2017ES
Título (EN) IP CORE, ARCHITECTURE COMPRISING AN IP CORE AND METHOD OF DESIGNING AN IP CORE
(FR) NOYAU IP, ARCHITECTURE COMPRENANT UN NOYAU IP ET PROCÉDÉ DE CONCEPTION D'UN NOYAU IP
(ES) NÚCLEO IP, ARQUITECTURA QUE COMPRENDE UN NÚCLEO IP Y PROCEDIMIENTO DE DISEÑO DE UN NÚCLEO IP
Resumen:
(EN) A configurable and programmable IP processor core for computing a plurality of matrix products, wherein both the data to be processed and the results obtained are transferred in series. The IP core comprises: a data input block configured to provide a set of vectors representing a first and a second matrix, the product of which is to be computed, wherein the data input block comprises: a first sub-block and a second sub-block; a memory block comprising N memory elements associated with respective outputs of the second sub-block of the data input block; a fixed-point matrix-vector multiplier block configured to implement a multiply-add operation; a block comprising at least one activation function configured to be applied to the output of the fixed-point matrix-vector multiplier block; a block for storing the outputs from the at least one activation function and for reading the outputs from the storage components; a FIFO block and a data output block comprising a row counter and a column counter. An on-chip system comprising at least one FPGA IP core comprising at least one IP core. A method of designing an IP core.
(FR) L'invention concerne un noyau IP configurable et programmable de traitement pour le calcul d'une pluralité de produits matriciels, dans lequel aussi bien les données à traiter que les résultats obtenus sont transférés en série. Ledit noyau IP comprend un bloc d'entrée de données pour fournir un ensemble de vecteurs qui représentent une première et une seconde matrice dont on souhaite calculer le produit, ledit bloc d'entrée de données comprenant un premier sous-bloc et un second sous-bloc, un bloc de mémoire comprenant N éléments de mémoire associés à une sortie respective dudit second sous-bloc du bloc d'entrée de données, un bloc multiplicateur matrice-vecteur en point virgule pour implémenter une opération de multiplication-accumulation, un bloc comprenant au moins une fonction d'activation configurée pour être appliquée à la sortie dudit bloc multiplicateur matrice-vecteur en point virgule, un bloc pour stocker les sorties de ladite au moins une fonction d'activation et pour lire les sorties desdits composants de stockage, un bloc FIFO et un bloc de sortie de données qui comprend un compteur de file et un compteur de colonne. Ladite invention concerne aussi un système dans une puce qui comprend au moins un noyau IP, une matrice FPGA qui comprend au moins un noyau IP. L'invention concerne également un procédé de conception d'un noyau IP.
(ES) Un núcleo IP configurable y programable de procesamiento para la computación de una pluralidad de productos matriciales, en el que tanto los datos a procesar como los resultados obtenidos se transfieren en serie, que comprende: El núcleo IP comprende:un bloque de entrada de datos para proporcionar un conjunto de vectores que representan una primera y una segunda matriz cuyo producto se quiere computar, donde dicho bloque de entrada de datos comprende: un primer sub-bloque y un segundo sub-bloque; un bloque de memoria que comprende N elementos de memoria asociados a una salida respectiva de dicho segundo sub-bloque del bloque de entrada de datos; un bloque multiplicador matriz-vector en coma fija para implementar una operación de multiplicación-acumulación; un bloque que comprende al menos una función de activación configurada para ser aplicada a la salida de dicho bloque multiplicador matriz-vector en coma fija; un bloque para almacenar las salidas de la al menos una función de activación y para leer las salidas de dichos componentes de almacenamiento; un bloque FIFO y un bloque de salida de datos que comprende un contador de fila y un contador de columna. Sistema en chip que comprende al menos un núcleo IP.FPGA que comprende al menos un núcleo IP. Procedimiento de diseño de un núcleo IP.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Oficina Eurasiática de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Oficina Europea de Patentes (OEP) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organización Africana de la Propiedad Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Idioma de publicación: Español (ES)
Idioma de la solicitud: Español (ES)