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1. (WO2018106233) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
Datos bibliográficos más recientes de la Oficina Internacional   

Nº de publicación: WO/2018/106233 Nº de la solicitud internacional: PCT/US2016/065423
Fecha de publicación: 14.06.2018 Fecha de presentación de la solicitud internacional: 07.12.2016
CIP:
H01L 27/02 (2006.01) ,G06F 17/50 (2006.01) ,G06F 13/40 (2006.01) ,H01L 23/528 (2006.01) ,H01L 23/538 (2006.01)
H ELECTRICIDAD
01
ELEMENTOS ELECTRICOS BASICOS
L
DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR
27
Dispositivos que consisten en una pluralidad de componentes semiconductores o de otros componentes de estado sólido formados en o sobre un sustrato común
02
incluyendo componentes semiconductores especialmente adaptados para rectificación, amplificación, generación de oscilaciones, conmutación y teniendo al menos una barrera de potencial o una barrera de superficie.; incluyendo elementos de circuito pasivos integrados con al menos una barrera de potencial o una barrera de superficie
G FISICA
06
COMPUTO; CALCULO; CONTEO
F
TRATAMIENTO DE DATOS DIGITALES ELECTRICOS
17
Equipo o métodos de tratamiento de datos o de cálculo digital, especialmente adaptados para funciones específicas
50
Diseño asistido por computador
G FISICA
06
COMPUTO; CALCULO; CONTEO
F
TRATAMIENTO DE DATOS DIGITALES ELECTRICOS
13
Interconexión o transferencia de información u otras señales entre memorias, dispositivos de entrada/salida o unidades de tratamiento
38
Transferencia de informaciones, p. ej. sobre un bus
40
Estructura del bus
H ELECTRICIDAD
01
ELEMENTOS ELECTRICOS BASICOS
L
DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR
23
Detalles de dispositivos semiconductores o de otros dispositivos de estado sólido
52
Disposiciones para conducir la corriente eléctrica en el interior del dispositivo durante su funcionamiento, de un componente a otro
522
que comprenden interconexiones externas formadas por una estructura multicapa de capas conductoras y aislantes inseparables del cuerpo semiconductor sobre el cual han sido depositadas
528
Configuración de la estructura de interconexión
H ELECTRICIDAD
01
ELEMENTOS ELECTRICOS BASICOS
L
DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR
23
Detalles de dispositivos semiconductores o de otros dispositivos de estado sólido
52
Disposiciones para conducir la corriente eléctrica en el interior del dispositivo durante su funcionamiento, de un componente a otro
538
estando la estructura de interconexión entre una pluralidad de chips semiconductores situada en el interior o encima de sustratos aislantes
Solicitantes:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
Personas inventoras:
MORROW, Patrick; US
KOBRINSKY, Mauro J.; US
BOHR, Mark T.; US
GHANI, Tahir; US
MEHANDRU, Rishabh; US
KUMAR, Ranjith; US
Mandataria/o:
HOWARD, James M.; US
Datos de prioridad:
Título (EN) INTEGRATED CIRCUIT DEVICE WITH CRENELLATED METAL TRACE LAYOUT
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ AVEC TRACÉ DE TRACE MÉTALLIQUE CRÉNELÉ
Resumen:
(EN) Integrated circuit (IC) cell architectures including a crenellated interconnect trace layout. A crenellated trace layout may be employed where an IC cell includes transistor having a source/drain terminal interconnected through a back-side (3D) routing scheme that reduces front-side routing density for a given transistor footprint. In the crenellated layout, adjacent interconnect traces or tracks may have their ends staggered according to a crenellation phase for the cell. Crenellated tracks may intersect one cell boundary with adjacent tracks intersecting an opposite cell boundary. Track ends may be offset by at least the width of an underlying orthogonal interconnect trace. Crenellated track ends may be offset by the width of an underlying orthogonal interconnect trace and half a spacing between adjacent orthogonal interconnect traces.
(FR) L'invention concerne des architectures de cellules de circuit intégré (CI) comprenant un tracé de trace d'interconnexion crénelé. Un tracé de trace crénelé peut être utilisé lorsqu'une cellule de circuit intégré comprend un transistor ayant une borne de source/drain interconnectée par l'intermédiaire d'un schéma de routage côté arrière (3D) qui réduit la densité de routage côté avant pour une empreinte de transistor donnée. Dans le tracé crénelé, des traces ou pistes d'interconnexion adjacentes peuvent avoir leurs extrémités décalées selon une phase de créneaux pour la cellule. Des pistes crénelées peuvent couper une limite de cellule avec des pistes adjacentes croisant une limite de cellule opposée. Les extrémités de piste peuvent être décalées d'au moins la largeur d'une trace d'interconnexion orthogonale sous-jacente. Les extrémités de piste crénelée peuvent être décalées par la largeur d'une trace d'interconnexion orthogonale sous-jacente et la moitié d'un espacement entre des traces d'interconnexion orthogonales adjacentes.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Oficina Eurasiática de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Oficina Europea de Patentes (OEP) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organización Africana de la Propiedad Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Idioma de publicación: Inglés (EN)
Idioma de la solicitud: Inglés (EN)