Parte del contenido de esta aplicación no está disponible en este momento.
Si esta situación persiste, contáctenos aComentarios y contacto
1. (WO2016190205) SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND JOINING MATERIAL
Datos bibliográficos más recientes de la Oficina Internacional   

Nº de publicación: WO/2016/190205 Nº de la solicitud internacional: PCT/JP2016/064845
Fecha de publicación: 01.12.2016 Fecha de presentación de la solicitud internacional: 19.05.2016
CIP:
H01L 21/52 (2006.01) ,H01S 5/022 (2006.01)
H ELECTRICIDAD
01
ELEMENTOS ELECTRICOS BASICOS
L
DISPOSITIVOS SEMICONDUCTORES; DISPOSITIVOS ELECTRICOS DE ESTADO SOLIDO NO PREVISTOS EN OTRO LUGAR
21
Procedimientos o aparatos especialmente adaptados para la fabricación o el tratamiento de dispositivos semiconductores o de dispositivos de estado sólido, o bien de sus partes constitutivas
02
Fabricación o tratamiento de dispositivos semiconductores o de sus partes constitutivas
04
los dispositivos presentan al menos una barrera de potencial o una barrera de superficie, p. ej. una unión PN, una región de empobrecimiento, o una región de concentración de portadores de cargas
50
Ensamblaje de dispositivos semiconductores utilizando procesos o aparatos no cubiertos por un único grupo deH01L21/06-H01L21/326215
52
Montaje de cuerpos semiconductores en los contenedores
H ELECTRICIDAD
01
ELEMENTOS ELECTRICOS BASICOS
S
DISPOSITIVOS QUE UTILIZAN LA EMISION ESTIMULADA
5
Láseres de semiconductor
02
Detalles o componentes estructurales no esenciales en el funcionamiento del láser
022
Soportes; Encapsulados
Solicitantes:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
Personas inventoras:
南 典也 MINAMI, Noriya; JP
出田 吾朗 IZUTA, Goro; JP
Mandataria/o:
特許業務法人深見特許事務所 FUKAMI PATENT OFFICE, P.C.; 大阪府大阪市北区中之島二丁目2番7号 中之島セントラルタワー Nakanoshima Central Tower, 2-7, Nakanoshima 2-chome, Kita-ku, Osaka-shi, Osaka 5300005, JP
Datos de prioridad:
2015-10644726.05.2015JP
Título (EN) SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND JOINING MATERIAL
(FR) DISPOSITIF À SEMI-CONDUCTEUR, PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR ET MATÉRIAU DE JONCTION
(JA) 半導体装置、半導体装置の製造方法、及び接合材料
Resumen:
(EN) A semiconductor device (1) is provided with a joining part (3) for joining a first electrode (23) of a semiconductor element (2) and a second electrode (5) of a support member (4). The joining part (3) includes a first solder layer (31), a diffusion-prevention layer (32), and a second solder layer (33), in the stated order from the semiconductor element (2) side. The second solder layer (33) has a second melting point lower than a first melting point of the first solder layer (31). The diffusion prevention layer (32) prevents interdiffusion between the first solder layer (31) and the second solder layer (33). The second solder layer (33) contains tin (Sn). The second electrode (5), the diffusion prevention layer (32), and the second solder layer (33) do not contain gold (Au). Therefore, the semiconductor device (1) is provided with a high-reliability joining part in which stress produced in the semiconductor element (2) is reduced.
(FR) Un dispositif à semi-conducteur (1) est pourvu d'une partie de jonction (3) permettant de joindre une première électrode (23) d'un élément semi-conducteur (2) et une seconde électrode (5) d'un élément de support (4). La partie de jonction (3) comprend une première couche de soudure (31), une couche antidiffusante (32), et une seconde couche de soudure (33), dans l'ordre indiqué à partir du côté élément semi-conducteur (2). La seconde couche de soudure (33) présente un second point de fusion inférieur à un premier point de fusion de la première couche de soudure (31). La couche antidiffusante (32) empêche une interdiffusion entre la première couche de soudure (31) et la seconde couche de soudure (33). La seconde couche de soudure (33) contient de l'étain (Sn). La seconde électrode (5), la couche antidiffusante (32) et la seconde couche de soudure (33) ne contiennent pas d'or (Au). Par conséquent, le dispositif à semi-conducteur (1) est pourvu d'une partie de jonction à haute fiabilité dont la contrainte produite dans l'élément semi-conducteur (2) est réduite.
(JA) 半導体装置(1)は、半導体素子(2)の第1の電極(23)と支持部材(4)の第2の電極(5)とを接合する接合部(3)を備える。接合部(3)は、半導体素子(2)側から順に、第1のはんだ層(31)と、拡散防止層(32)と、第2のはんだ層(33)とを含む。第2のはんだ層(33)は、第1のはんだ層(31)の第1の融点よりも低い第2の融点を有する。拡散防止層(32)は、第1のはんだ層(31)と第2のはんだ層(33)との間の相互拡散を防止する。第2のはんだ層(33)は錫(Sn)を含む。第2の電極(5)と、拡散防止層(32)と、第2のはんだ層(33)とは、金(Au)を含まない。そのため、半導体装置(1)は、半導体素子(2)に発生する応力が低減されるとともに信頼性の高い接合部を備える。
front page image
Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Oficina Eurasiática de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
Oficina Europea de Patentes (OEP) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
Organización Africana de la Propiedad Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Idioma de publicación: Japonés (JA)
Idioma de la solicitud: Japonés (JA)