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1. (WO2016135500) ERROR DETECTION CIRCUITRY FOR USE WITH MEMORY
Datos bibliográficos más recientes de la Oficina Internacional   

Nº de publicación: WO/2016/135500 Nº de la solicitud internacional: PCT/GB2016/050500
Fecha de publicación: 01.09.2016 Fecha de presentación de la solicitud internacional: 26.02.2016
CIP:
G06F 11/10 (2006.01)
G FISICA
06
COMPUTO; CALCULO; CONTEO
F
TRATAMIENTO DE DATOS DIGITALES ELECTRICOS
11
Detección de errores; Corrección de errores; Monitorización del funcionamiento
07
Respuesta ante la aparición de un defecto, p. ej. tolerancia ante fallos
08
Detección o corrección de errores por introducción de redundancia en la representación de los datos, p. ej. utilizando códigos de control
10
añadiendo cifras binarias o símbolos especiales a los datos expresados según un código, p. ej. control de paridad, exclusión de los 9 o de los 11
Solicitantes:
ARM LTD [GB/GB]; 110 Fulbourn Road, Cherry Hinton Cambridge CB1 9NJ, GB
Personas inventoras:
CHEN, Andy Wangkun; US
BHARGAVA, Mudit; US
MEYER, Paul; US
CHANDRA, Vikas; US
Mandataria/o:
TLIP LTD; Leeds Innovation Centre 103 Clarendon Road Leeds Yorkshire LS2 9DF, GB
Datos de prioridad:
14/633,06226.02.2015US
Título (EN) ERROR DETECTION CIRCUITRY FOR USE WITH MEMORY
(FR) CIRCUITS DE DÉTECTION D'ERREURS DESTINÉS À ÊTRE UTILISÉS AVEC UNE MÉMOIRE
Resumen:
(EN) Various implementations described herein may refer to and may be directed to error detection circuitry for use with memory. In one implementation, an integrated circuit may include a memory array having a plurality of rows of memory cells, where a respective row is configured to store a data word and one or more check bits corresponding to the data word. The integrated circuit may also include inline error detection circuitry coupled to the respective row and configured to generate one or more flag bit values based on a detection of one or more bit errors in the data word stored in the respective row. The integrated circuit may further include error correction circuitry configured to correct the one or more bit errors in the data word stored in the respective row in response to the one or more generated flag bit values.
(FR) Divers modes de réalisation de l'invention peuvent concerner des circuits de détection d'erreurs destinés à être utilisés avec une mémoire et se rapporter à ceux-ci. Selon un mode de réalisation, un circuit intégré peut comprendre une matrice de mémoire comportant une pluralité de rangées de cellules de mémoire, une rangée respective étant configurée pour mémoriser un mot de données et un ou plusieurs bits de contrôle correspondant au mot de données. Le circuit intégré peut également comprendre des circuits de détection d'erreurs en ligne couplés à la rangée respective et configurés pour générer une ou plusieurs valeurs de bits indicateurs sur la base d'une détection d'une ou de plusieurs erreurs de bits dans le mot de données mémorisé dans la rangée respective. Le circuit intégré peut en outre comprendre des circuits de correction d'erreurs configurés pour corriger la ou les erreurs de bits dans le mot de données mémorisé dans la rangée respective en réponse à la ou aux valeurs de bits indicateurs générées.
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Estados designados: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Oficina Eurasiática de Patentes (AM, AZ, BY, KG, KZ, RU, TJ, TM)
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Organización Africana de la Propiedad Intelectual (OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Idioma de publicación: Inglés (EN)
Idioma de la solicitud: Inglés (EN)