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1. (WO1992012520) PROCESS FOR TESTING A STORE ARRANGED ON A SEMICONDUCTOR COMPONENT AS A MACROCELL ON THE SELF-TESTING PRINCIPLE AND CIRCUIT FOR IMPLEMENTING SAID PROCESS
Datos bibliográficos más recientes de la Oficina Internacional   

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Nº de publicación:    WO/1992/012520    Nº de la solicitud internacional:    PCT/DE1992/000005
Fecha de publicación: 23.07.1992 Fecha de presentación de la solicitud internacional: 07.01.1992
Se presentó la solicitud en virtud del Capítulo II:    11.06.1992    
CIP:
G11C 29/10 (2006.01)
Solicitantes: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (Todos excepto los EE.UU.).
RITTER, Hartmut [DE/DE]; (DE) (Únicamente los EE.UU.).
SCHWAIR, Thomas [DE/DE]; (DE) (Únicamente los EE.UU.).
MAY, Werner [DE/DE]; (DE) (Únicamente los EE.UU.).
MAIERHOFER, Johann [DE/DE]; (DE) (Únicamente los EE.UU.)
Personas inventoras: RITTER, Hartmut; (DE).
SCHWAIR, Thomas; (DE).
MAY, Werner; (DE).
MAIERHOFER, Johann; (DE)
Mandataria/o: SIEMENS AG; Postfach 22 16 34, D-8000 München 22 (DE)
Datos de prioridad:
P 41 00 679.8 11.01.1991 DE
Título (DE) VERFAHREN ZUM TESTEN EINES ALS MAKROZELLE AUF EINEM HALBLEITERBAUSTEIN ANGEORDNETEN SPEICHERS NACH DEM SELBSTTESTPRINZIP UND SCHALTUNGSANORDNUNG ZUR DURCHFÜHRUNG DES VERFAHRENS
(EN) PROCESS FOR TESTING A STORE ARRANGED ON A SEMICONDUCTOR COMPONENT AS A MACROCELL ON THE SELF-TESTING PRINCIPLE AND CIRCUIT FOR IMPLEMENTING SAID PROCESS
(FR) PROCEDE DE TEST, SELON LE PRINCIPE DU TEST AUTOMATIQUE, D'UNE MEMOIRE SE PRESENTANT SOUS LA FORME D'UNE MACROCELLULE SUR UN COMPOSANT SEMI-CONDUCTEUR ET CIRCUIT POUR L'EXECUTION DU PROCEDE
Resumen: front page image
(DE)Bei dem Selbsttestverfahren werden dem Speicher, und zwar dessen Speicherzellen, Testmuster zugeführt und dort eingeschrieben, anschliessend Speicherzellen ausgelesen und anhand der ausgelesenen Testantworten fehlerhafte Speicherzellen festgestellt. Der Testalgorithmus zur Erzeugung der Testmuster ist derart ausgeführt, dass er in einer ersten Phase (PH1) bitweise in die Speicherelemente der Speicherzellen logische Werte der einen Art ('0' bzw. '1') einspeichert und anschliessend eine Pause einlegt. In einer weiteren Phase (PH3) werden jeweils in einem Testzyklus bei umlaufender Adressfolge jeweils jede Speicherzelle ausgelesen und anschliessend ein Pseudorandomtestmuster in die Speicherzelle eingeschrieben. Der Testzyklus wird solange wiederholt bis ein gewünschter Fehlererkennungsgrad erreicht ist. Dieser Speichertestalgorithmus ermöglicht eine Realisierung einer Makrozelle mit Speicher und zusätzlichen Selbsttestschaltkreisen, die einfach parametrisierbar ist, automatisch herstellbar ist; er ist universell einsetzbar und bedingt eine geringe Testzeit.
(EN)In the self-testing process, test samples are taken to the store, or rather its storage cells, and written into them, whereafter the storage cells are read out and defective storage cells are detected from the test results read out. The test algorithm for generating the test samples is produced in such a way that, in an initial stage (PH1), it stores logic values of one kind ('O' or '1') bitwise in the storage elements of the storage cells and then sets a pause. In a further stage (PH3), each storage cell is read out during a test cycle with a running address sequence and then a pseudo random test sample is written into the storage cell. The test cycle is repeated until a desired degree of fault recognition is reached. This store test algorithm makes it possible to provide a macrocell with a store and additional self-testing circuits which can easily be parametrised and automatically reset; it is of universal application and needs only a short test time.
(FR)Dans le procédé de test automatique, des échantillons de test sont introduits dans la mémoire, et en l'occurence dans ses cellules, et inscrits à cet emplacement, puis des cellules de mémoire sont lues et les cellules de mémoire défectueuses sont détectées au moyen des lectures des réponses au test. L'algorithme de test servant à produire les échantillons de test est exécuté de telle manière que, dans une première phase (PH1), il mette en mémoire par bits des valeurs logiques d'un type déterminé ('0' ou '1') dans les éléments des cellules de mémoire et qu'ensuite il introduise une pause. Dans une phase suivante (PH3), chaque cellule de mémoire est lue dans un seul cycle de test avec une séquence d'adresses en cours et ensuite un échantillon de test pseudo-aléatoire est inscrit dans la cellule de mémoire. Le cycle de test est répété jusqu'à ce qu'on obtienne un taux de détection des erreurs souhaité. Cet algorithme de test de mémoire permet de réaliser une macrocellule comportant une mémoire et des circuits de test automatiques additionnels qui peut être facilement paramétrée et qui peut être produite par des procédés automatiques; l'algorithme a une application universelle et ne nécessite qu'un temps de test réduit.
Estados designados: JP, KR, US.
Oficina Europea de Patentes (OEP) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, MC, NL, SE).
Idioma de publicación: alemán (DE)
Idioma de la solicitud: alemán (DE)