(EN) In certain aspects, a three-dimensional (3D) memory device includes a first semiconductor structure, a second semiconductor structure, a third semiconductor structure, a first bonding interface between the first semiconductor structure and the second semiconductor structure, and a second bonding interface between the second semiconductor structure and the third semiconductor structure. The first semiconductor structure includes an array of NAND memory strings and a first semiconductor layer in contact with sources of the array of NAND memory strings. The second semiconductor structure includes a first peripheral circuit of the array of NAND memory strings including a first transistor, and a second semiconductor layer in contact with the first transistor. A third semiconductor structure includes a second peripheral circuit of the array of NAND memory strings including a second transistor, and a third semiconductor layer in contact with the second transistor. The second semiconductor layer is between the first bonding interface and the first peripheral circuit. The second peripheral circuit is between the second bonding interface and the third semiconductor layer.
(FR) Selon certains aspects, un dispositif de mémoire tridimensionnel (3D) comprend une première structure semi-conductrice, une seconde structure semi-conductrice, une troisième structure semi-conductrice, une première interface de liaison entre la première structure semi-conductrice et la seconde structure semi-conductrice, et une seconde interface de liaison entre la seconde structure semi-conductrice et la troisième structure semi-conductrice. La première structure semi-conductrice comprend un réseau de chaînes de mémoire NON-ET et une première couche semi-conductrice en contact avec des sources du réseau de chaînes de mémoire NON-ET. La seconde structure semi-conductrice comprend un premier circuit périphérique du réseau de chaînes de mémoire NON-ET comprenant un premier transistor, et une seconde couche semi-conductrice en contact avec le premier transistor. Une troisième structure semi-conductrice comprend un second circuit périphérique du réseau de chaînes de mémoire NON-ET comprenant un second transistor, et une troisième couche semi-conductrice en contact avec le second transistor. La seconde couche semi-conductrice se trouve entre la première interface de liaison et le premier circuit périphérique. Le second circuit périphérique se trouve entre la seconde interface de liaison et la troisième couche semi-conductrice.
