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1. WO2022205547 - ULTRA-LOW PHASE NOISE CLOCK BUFFER

Publication Number WO/2022/205547
Publication Date 06.10.2022
International Application No. PCT/CN2021/089908
International Filing Date 26.04.2021
IPC
H03K 3/012 2006.1
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
01Details
012Modifications of generator to improve response time or to decrease power consumption
CPC
H03K 3/012
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
01Details
012Modifications of generator to improve response time or to decrease power consumption
H03K 3/02
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02Generators characterised by the type of circuit or by the means used for producing pulses
Applicants
  • 无锡力芯微电子股份有限公司 WUXI ETEK MICROELECTRONICS CO., LTD. [CN]/[CN]
Inventors
  • 史良俊 SHI, Liangjun
Agents
  • 无锡知更鸟知识产权代理事务所(普通合伙) WUXI ROBINS INTELLECTUAL PROPERTY AGENCY (GENERAL PARTNERSHIP)
Priority Data
202110329331.X28.03.2021CN
Publication Language Chinese (zh)
Filing Language Chinese (ZH)
Designated States
Title
(EN) ULTRA-LOW PHASE NOISE CLOCK BUFFER
(FR) TAMPON D'HORLOGE À BRUIT DE PHASE ULTRA-FAIBLE
(ZH) 超低相位噪声时钟缓冲器
Abstract
(EN) The present invention relates to the technical field of integrated circuits, and in particular, to an ultra-low phase noise clock buffer. The ultra-low phase noise clock buffer of the present invention comprises a coupling capacitor, a first phase inverter, a first signal selector, a shaping drive circuit, and a signal channel group. The coupling capacitor is used for coupling an input signal. The first phase inverter comprises a PMOS transistor and an NMOS transistor. The trench length of the PMOS transistor and the NMOS transistor constituting the first phase inverter is not less than five times the feature size. The shaping drive circuit is used for shaping the input signal and improving the driving capability. The signal channel group comprises a plurality of signal channels. Each signal channel is used for generating a buffered and amplified output clock signal. According to the present invention, the overall structure and the unit structure of the buffer are designed, so that the phase noise can be decreased to below -100 dBc/Hz, or even below -120 dBc/Hz.
(FR) La présente invention concerne le domaine technique des circuits intégrés, et en particulier un tampon d'horloge à bruit de phase ultra-faible. Le tampon d'horloge à bruit de phase ultra-faible de la présente invention comprend un condensateur de couplage, un premier onduleur de phase, un premier sélecteur de signal, un circuit d'attaque de mise en forme et un groupe de canaux de signal. Le condensateur de couplage est utilisé pour coupler un signal d'entrée. Le premier onduleur de phase comprend un transistor PMOS et un transistor NMOS. La longueur de tranchée du transistor PMOS et du transistor NMOS constituant le premier onduleur de phase n'est pas inférieure à cinq fois la taille de l'élément. Le circuit de commande de mise en forme est utilisé pour mettre en forme le signal d'entrée et améliorer la capacité d'attaque. Le groupe de canaux de signal comprend une pluralité de canaux de signal. Chaque canal de signal est utilisé pour générer un signal d'horloge de sortie mis en tampon et amplifié. Selon la présente invention, la structure globale et la structure unitaire du tampon sont conçues de telle sorte que le bruit de phase peut être diminué à une valeur inférieure à -100 dBc/Hz, ou même en dessous de -120 dBc/Hz.
(ZH) 本发明涉及集成电路技术领域,具体是涉及一种超低相位噪声时钟缓冲器。本发明的超低相位噪声时钟缓冲器,包括耦合电容、第一倒相器、第一信号选择器、整形驱动电路和信号通道组;耦合电容用于对输入信号进行耦合;第一倒相器包括PMOS管和NMOS管,构成第一倒相器的PMOS管和NMOS管的沟道长度不低于特征尺寸的5倍;整形驱动电路用于对输入信号进行整形,并增强驱动能力;信号通道组包括若干组信号通道,信号通道用于产生经缓冲放大后的输出时钟信号。本发明通过对整体的结构和缓冲器的单元结构进行设计,能够将相位噪声降低到-100dBc/Hz以下,甚至-120dBc/Hz以下。
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