(EN) A circuit and method are described for generating a low-jitter output clock having an arbitrary non-integer divide ratio relative to a high-frequency clock. Integer divide ratios of the high-frequency clock may be achieved by dividing the high-frequency clock by the reference clock and phase locking the output clock to the high-frequency clock. Non-integer divide ratios can be achieved by dividing the high-frequency clock by the nearest integer, rounded down, and then delaying the resultant output clock by the modulus of the division. The delay can then be rotated across to create a clock with a non-integer divide ratio relative to the high-frequency clock. By doing so, a high-frequency clock may be used that is not constrained by having a frequency that is an integer multiple of each desired component-specific output clock signal.
(FR) L'invention concerne un circuit et un procédé permettant de générer une horloge de sortie à faible gigue ayant un rapport de division de non entiers arbitraire par rapport à une horloge à haute fréquence. Des rapports de division d'entiers de l'horloge à haute fréquence peuvent être obtenus par division de l'horloge à haute fréquence par l'horloge de référence et par verrouillage de phase de l'horloge de sortie sur l'horloge à haute fréquence. Des rapports de division de non entiers peuvent être obtenus par division de l'horloge à haute fréquence par l'entier le plus proche, arrondi par défaut, puis par retardement de l'horloge de sortie résultante par le module de la division. Le retard peut ensuite être alterné pour créer une horloge ayant un rapport de division de non entier par rapport à l'horloge à haute fréquence. Ainsi, une horloge à haute fréquence peut être utilisée qui n'est pas contrainte en ayant une fréquence qui est un multiple d'entier de chaque signal d'horloge de sortie spécifique à une composante souhaitée.
