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1. WO2022091465 - MULTILAYER SEMICONDUCTOR DEVICE

Publication Number WO/2022/091465
Publication Date 05.05.2022
International Application No. PCT/JP2021/018303
International Filing Date 14.05.2021
IPC
H01L 23/02 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
02Containers; Seals
H01L 25/065 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
25Assemblies consisting of a plurality of individual semiconductor or other solid state devices
03all the devices being of a type provided for in the same subgroup of groups H01L27/-H01L51/128
04the devices not having separate containers
065the devices being of a type provided for in group H01L27/78
H01L 25/07 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
25Assemblies consisting of a plurality of individual semiconductor or other solid state devices
03all the devices being of a type provided for in the same subgroup of groups H01L27/-H01L51/128
04the devices not having separate containers
07the devices being of a type provided for in group H01L29/78
H01L 25/18 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
25Assemblies consisting of a plurality of individual semiconductor or other solid state devices
18the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/-H01L51/160
Applicants
  • 東北マイクロテック株式会社 TOHOKU-MICROTEC CO., LTD [JP]/[JP]
Inventors
  • 元吉 真 MOTOYOSHI Makoto
Agents
  • 安保 亜衣子 AMBO Aiko
Priority Data
2020-18109129.10.2020JP
Publication Language Japanese (ja)
Filing Language Japanese (JA)
Designated States
Title
(EN) MULTILAYER SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR MULTICOUCHE
(JA) 積層型半導体装置
Abstract
(EN) [Problem] To provide a multilayer semiconductor device capable of being airtight even if a semiconductor chip is used that has smaller I/O electrode pitch intervals. [Solution] A multilayer semiconductor device comprising: an upper semiconductor substrate 11B; an upper insulating layer 13B on the main surface of the upper semiconductor substrate 11B; an encircling upper sealing pattern section along the circumference of the upper insulating layer 13B; a lower chip 10A disposed such that a chip mounting area comprising at least part of the main surface thereof faces the upper insulating layer 13B; and upper sealing pattern sections (14B, 15o, 15i) disposed upon the main surface of the lower chip 10A, constituting a pattern corresponding to the arrangement of the upper sealing pattern section, encircling the circumference of the chip mounting area, and constituting metallurgical connectors (14A, 15o, 15i) by solid-phase diffusion bonding to the upper sealing pattern section. The chip mounting area forms an airtight space inside the upper insulating layer 13B and the metallurgical connector.
(FR) Le problème à résoudre par la présente invention est de fournir un dispositif à semi-conducteur multicouche qui peut être étanche à l'air, même si une puce semi-conductrice est utilisée avec des intervalles de pas d'électrode d'entrée/sortie plus petits. La solution selon l'invention porte sur un dispositif à semi-conducteur multicouche comprenant : un substrat semi-conducteur supérieur 11B ; une couche isolante supérieure 13B située sur la surface principale du substrat semi-conducteur supérieur 11B ; une section de motif d'étanchéité supérieure enveloppante le long de la circonférence de la couche isolante supérieure 13B ; une puce inférieure 10A disposée de telle sorte qu'une zone de montage de puce comprenant au moins une partie de sa surface principale fait face à la couche isolante supérieure 13B ; et des sections de motif d'étanchéité supérieures (14B, 15o, 15i) disposées sur la surface principale de la puce inférieure 10A, constituant un motif correspondant à l'agencement de la section de motif d'étanchéité supérieure, encerclant la circonférence de la zone de montage de puce, et constituant des connecteurs métallurgiques (14A, 15o, 15i) par soudage par diffusion en phase solide à la section de motif d'étanchéité supérieure. La zone de montage de puce forme un espace étanche à l'air à l'intérieur de la couche isolante supérieure 13B et du connecteur métallurgique.
(JA) 【課題】入出力電極のピッチ間隔が微細化された半導体チップが用いられる場合であっても、気密封止が可能な積層型半導体装置を提供する。 【解決手段】上側半導体基板11Bと、上側半導体基板11Bの主面上の上側絶縁層13Bと、上側絶縁層13Bの周辺に沿って周回する上側封止パターン部と、上側絶縁層13Bに、主面の少なく共一部で構成されるチップ搭載領域が対向するように配置された下側チップ10Aと、下側チップ10Aの主面上に配置され、上側封止パターン部の配置に対応したパターンを構成し、チップ搭載領域の周辺を周回し、上側封止パターン部との固相拡散接合により金属学的接続体(14A,15o,15i)を構成する上側封止パターン部(14B,15o,15i)を備える。チップ搭載領域、上側絶縁層13B及び金属学的接続体の内部に気密空間を形成している。
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