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1. WO2022031348 - SYSTEM AND METHOD FOR SUPERCONDUCTING SILICON INTERCONNECT SUBSTRATE WITH SUPERCONDUCTING QUANTUM PROCESSOR

Publication Number WO/2022/031348
Publication Date 10.02.2022
International Application No. PCT/US2021/034604
International Filing Date 27.05.2021
IPC
G06N 10/20 2022.1
H01L 39/14 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
39Devices using superconductivity or hyperconductivity; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof
14Permanent superconductor devices
G06N 10/40 2022.1
Applicants
  • THE REGENTS OF THE UNIVERSITY OF CALIFORNIA [US]/[US]
Inventors
  • YANG, Yu-tao
  • IYER, Subramanian, S.
Agents
  • DANIELSON, Mark, J.
  • KARKHANIS, Aashish R.
  • KONSKI, Antoinette F.
Priority Data
63/032,98001.06.2020US
Publication Language English (en)
Filing Language English (EN)
Designated States
Title
(EN) SYSTEM AND METHOD FOR SUPERCONDUCTING SILICON INTERCONNECT SUBSTRATE WITH SUPERCONDUCTING QUANTUM PROCESSOR
(FR) SYSTÈME ET PROCÉDÉ POUR SUBSTRAT D'INTERCONNEXION EN SILICIUM SUPRACONDUCTEUR AVEC PROCESSEUR QUANTIQUE SUPRACONDUCTEUR
Abstract
(EN) Example implementations include a method of manufacturing a quantum computing device, by depositing a superconducting electrode layer on at least a portion of a superconducting wafer, forming a plurality of electrode pads on the superconducting electrode layer, depositing an electrode bonding interlayer on the electrode pads, singulating the superconducting wafer into a first superconducting die including a first electrode pad among the plurality and a second superconducting die including a second electrode pad among the plurality, and integrating the first superconducting die with the second superconducting die at a bonding interface between the first electrode pad and the second electrode pad.
(FR) Des modes de réalisation illustratifs comprennent un procédé de fabrication d'un dispositif informatique quantique, comprenant le dépôt d'une couche d'électrode supraconductrice sur au moins une partie d'une tranche supraconductrice, la formation d'une pluralité de plots d'électrode sur la couche d'électrode supraconductrice, le dépôt d'une couche intermédiaire de liaison d'électrode sur les plots d'électrode, la découpe de la tranche supraconductrice en une première puce supraconductrice individuelle comprenant un premier plot d'électrode parmi la pluralité et une seconde puce supraconductrice individuelle comprenant un second plot d'électrode parmi la pluralité, et l'intégration de la première puce supraconductrice et de la seconde puce supraconductrice au niveau d'une interface de liaison entre le premier plot d'électrode et le second plot d'électrode.
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