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1. WO2022011308 - BIT-PARALLEL VECTOR COMPOSABILITY FOR NEURAL ACCELERATION

Publication Number WO/2022/011308
Publication Date 13.01.2022
International Application No. PCT/US2021/041167
International Filing Date 09.07.2021
IPC
G06F 9/30 2018.1
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
G06F 17/16 2006.1
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
17Digital computing or data processing equipment or methods, specially adapted for specific functions
10Complex mathematical operations
16Matrix or vector computation
Applicants
  • THE REGENTS OF THE UNIVERSITY OF CALIFORNIA [US]/[US]
Inventors
  • GHODRATI, Soroush
  • ESMAEILZADEH, Hadi
Agents
  • TEHRANCHI, Babak
  • MISHARIN, Alexander
Priority Data
63/049,98209.07.2020US
Publication Language English (en)
Filing Language English (EN)
Designated States
Title
(EN) BIT-PARALLEL VECTOR COMPOSABILITY FOR NEURAL ACCELERATION
(FR) COMPOSABILITÉ VECTORIELLE PARALLÈLE AU BIT POUR ACCÉLÉRATION NEURONALE
Abstract
(EN) Methods, apparatus and systems that relate to hardware accelerators of artificial neural network (ANN) performance that significantly reduce the energy and area costs associated with performing vector dot-product operations in the ANN training and inference tasks. Specifically, the methods, apparatus and systems reduce the cost of bit-level flexibility stemming from aggregation logic by amortizing related costs across vector elements and reducing complexity of the cooperating narrower bitwidth units.
(FR) L'invention concerne des procédés, un appareil et des systèmes qui se rapportent à des accélérateurs matériels d'exécution de réseau neuronal artificiel (ANN) qui réduisent de façon significative les coûts d'énergie et de zone associés à la réalisation d'opérations de produit scalaire de vecteur dans les tâches d'entraînement et d'inférence d'ANN. En particulier, les procédés, l'appareil et les systèmes réduisent le coût de flexibilité de niveau de bits découlant de la logique d'agrégation par l'amortissement des coûts associés à travers des éléments de vecteur et la réduction de la complexité des unités de largeur de bits plus étroites coopérant.
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