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1. WO2022009530 - IMAGING DEVICE AND ELECTRONIC APPARATUS

Publication Number WO/2022/009530
Publication Date 13.01.2022
International Application No. PCT/JP2021/018890
International Filing Date 19.05.2021
IPC
H04N 5/374 2011.1
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
NPICTORIAL COMMUNICATION, e.g. TELEVISION
5Details of television systems
30Transforming light or analogous information into electric information
335using solid-state image sensors
369SSIS architecture; Circuitry associated therewith
374Addressed sensors, e.g. MOS or CMOS sensors
H04N 5/378 2011.1
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
NPICTORIAL COMMUNICATION, e.g. TELEVISION
5Details of television systems
30Transforming light or analogous information into electric information
335using solid-state image sensors
369SSIS architecture; Circuitry associated therewith
378Readout circuits, e.g. correlated double sampling circuits, output amplifiers or A/D converters
Applicants
  • ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP]/[JP]
Inventors
  • 山下 知憲 YAMASHITA Tomonori
  • 武藤 篤史 MUTO Atsushi
Agents
  • 中村 行孝 NAKAMURA Yukitaka
  • 宮嶋 学 MIYAJIMA Manabu
Priority Data
2020-11689807.07.2020JP
Publication Language Japanese (ja)
Filing Language Japanese (JA)
Designated States
Title
(EN) IMAGING DEVICE AND ELECTRONIC APPARATUS
(FR) DISPOSITIF D'IMAGERIE ET APPAREIL ÉLECTRONIQUE
(JA) 撮像装置及び電子機器
Abstract
(EN) [Problem] To provide an imaging device that is capable of being adapted to an increase in the number of analog-digital converters arranged in parallel while maintaining a chip size in which the contribution of a pixel chip on which pixels are disposed is dominant. [Solution] The imaging device according to the present disclosure has a layered chip structure in which at least three semiconductor chips including a first layer semiconductor chip, a second layer semiconductor chip, and a third layer semiconductor chip are layered. A pixel array unit including pixels two-dimensionally arranged in a matrix is formed on the first layer semiconductor chip. An analog circuit unit of the analog-digital conversion unit that converts an analog pixel signal read from each pixel of the pixel array unit through a signal line into a digital pixel signal, is disposed on one of the second layer semiconductor chip and the third layer semiconductor chip. A digital circuit unit of the analog-digital conversion unit is disposed on the other of the second layer semiconductor chip and the third layer semiconductor chip.
(FR) Le problème décrit par la présente invention est de fournir un dispositif d'imagerie qui peut être adapté à une augmentation du nombre de convertisseurs analogiques-numériques agencés en parallèle tout en maintenant une taille de puce dans laquelle la contribution d'une puce de pixel sur laquelle des pixels sont disposés est dominante. À cet effet, le dispositif d'imagerie selon la présente invention a une structure de puce en couches dans laquelle au moins trois puces semi-conductrices comprenant une puce semi-conductrice de première couche, une puce semi-conductrice de deuxième couche et une puce semi-conductrice de troisième couche sont disposées en couches. Une unité de réseau de pixels comprenant des pixels disposés en deux dimensions dans une matrice est formée sur la puce semi-conductrice de première couche. Une unité de circuit analogique de l'unité de conversion analogique-numérique, qui convertit un signal de pixel analogique lu à partir de chaque pixel de l'unité de réseau de pixels par l'intermédiaire d'une ligne de signal en un signal de pixel numérique, est disposée sur une puce parmi la puce semi-conductrice de deuxième couche et la puce semi-conductrice de troisième couche. Une unité de circuit numérique de l'unité de conversion analogique-numérique est disposée sur l'autre puce parmi la puce semi-conductrice de deuxième couche et la puce semi-conductrice de troisième couche.
(JA) [課題]画素が配置されて成る画素チップの寄与分が支配的であるチップサイズを維持したまま、アナログ-デジタル変換器の並列数の増加に対応可能な撮像装置を提供する。 [解決手段]本開示の撮像装置は、1層目の半導体チップ、2層目の半導体チップ、及び、3層目の半導体チップの少なくとも3つの半導体チップが積層された積層チップ構造を有する。1層目の半導体チップには、画素が行列状に2次元配置されて成る画素アレイ部が形成されている。2層目の半導体チップ及び3層目の半導体チップの一方には、画素アレイ部の各画素から信号線を通して読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ-デジタル変換部のアナログ回路部が配置されている。2層目の半導体チップ及び3層目の半導体チップの他方には、アナログ-デジタル変換部のデジタル回路部が配置されている。
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