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1. WO2022006100 - LOW POWER BIQUAD SYSTEMS AND METHODS

Publication Number WO/2022/006100
Publication Date 06.01.2022
International Application No. PCT/US2021/039608
International Filing Date 29.06.2021
IPC
H03H 17/04 2006.1
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
17Networks using digital techniques
02Frequency-selective networks
04Recursive filters
H03H 17/02 2006.1
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
17Networks using digital techniques
02Frequency-selective networks
Applicants
  • GOOGLE LLC [US]/[US]
Inventors
  • POULSEN, Jens Kristian
Agents
  • POLITO, Bruno
  • DAVID, Sidney
  • MENTLIK, William, L.
  • KRUMHOLZ, Arnold, H.
  • LITTENBERG, Joseph, S.
Priority Data
16/917,69430.06.2020US
Publication Language English (en)
Filing Language English (EN)
Designated States
Title
(EN) LOW POWER BIQUAD SYSTEMS AND METHODS
(FR) SYSTÈMES ET PROCÉDÉS BIQUADRATIQUES À FAIBLE PUISSANCE
Abstract
(EN) Biquad stage systems and methods include receiving at biquad sections (108a-108e) a signal sample (120a-120e), generating, by each biquad section, a pair of output values based on the signal sample, including a first value based on fixed-point processing path and a second value emulating a floating-point processing path, and accumulating the pair of output values from each of the plurality of biquad sections to generate an output signal (120f). The biquad stage receives an N-bit input signal (120a), which is processed by a biquad section (108a). Delay elements (130b-130e) delay the signal sample before input to other biquad sections (108b-108e). The delayed signal sample is input to the first processing path and the second processing path of a corresponding biquad stage. By performing the processing based on two paths, a more accurate result can be found when using a reduced word length in the multiply operations resulting in a lowering of the power consumption.
(FR) La présente invention concerne des systèmes et des procédés de l'étage biquadratique qui comprennent la réception au niveau de sections biquadratiques (108a-108e) d'un échantillon de signal (120a-120e), la génération, par chaque section biquadratique, d'une paire de valeurs de sortie sur la base de l'échantillon de signal, comprenant une première valeur basée sur un trajet de traitement de point fixe et une seconde valeur émulant un trajet de traitement de point flottant, et l'accumulation de la paire de valeurs de sortie à partir de chacune de la pluralité de sections biquadratiques pour générer un signal de sortie (120f). L'étage biquadratique reçoit un signal d'entrée à N bits (120a), qui est traité par une section biquadratique (108a). Des éléments de retard (130b-130e) retardent l'échantillon de signal avant l'entrée dans d'autres sections biquadratiques (108b-108e). L'échantillon de signal retardé est entré dans le premier trajet de traitement et le second trajet de traitement d'un étage biquadratique correspondant. En effectuant le traitement sur la base de deux trajets, un résultat plus précis peut être trouvé lors de l'utilisation d'une longueur de mot réduite dans les opérations de multiplication conduisant à une diminution de la consommation d'énergie.
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