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1. WO2022004178 - INTERPOSER, CIRCUIT DEVICE, INTERPOSER MANUFACTURING METHOD, AND CIRCUIT DEVICE MANUFACTURING METHOD

Publication Number WO/2022/004178
Publication Date 06.01.2022
International Application No. PCT/JP2021/019123
International Filing Date 20.05.2021
IPC
H01L 23/12 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
12Mountings, e.g. non-detachable insulating substrates
H01L 23/36 2006.1
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
34Arrangements for cooling, heating, ventilating or temperature compensation
36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heat sinks
H05K 1/02 2006.1
HELECTRICITY
05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
1Printed circuits
02Details
Applicants
  • ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP]/[JP]
Inventors
  • 相羽 正彦 AIBA Masahiko
Agents
  • 松尾 憲一郎 MATSUO Kenichiro
Priority Data
2020-11520602.07.2020JP
Publication Language Japanese (ja)
Filing Language Japanese (JA)
Designated States
Title
(EN) INTERPOSER, CIRCUIT DEVICE, INTERPOSER MANUFACTURING METHOD, AND CIRCUIT DEVICE MANUFACTURING METHOD
(FR) INTERPOSEUR, DISPOSITIF DE CIRCUIT, PROCÉDÉ DE FABRICATION D'INTERPOSEUR ET PROCÉDÉ DE FABRICATION DE DISPOSITIF DE CIRCUIT
(JA) インターポーザ、回路装置、インターポーザの製造方法、および回路装置の製造方法
Abstract
(EN) The present invention prevents the occurrence of cracks in a via or the like for electrical connection with a rear surface or the like disposed around a semiconductor chip, the cracks being caused by thermal stress due to Joule heat from the semiconductor chip. A plurality of heat radiation vias 15 are provided in an area of a substrate 11 having a semiconductor chip 20A mounted on a surface thereof in a face-up state, the area corresponding to a semiconductor chip mounting portion. A surface of the substrate 11 other than an opening for a wiring 40A and openings 12B for the heat radiation vias 15 is covered with an insulating layer 12 made of an insulating resin having low thermal conductivity. The rear surface of the semiconductor chip 20A adheres to the semiconductor chip mounting portion of the substrate 11 by means of an adhesion layer 50 made of a resin having high thermal conductivity and is connected through the adhesion layer 50 to the openings 12B for the plurality of heat radiation vias 15 provided in the semiconductor chip mounting portion of the substrate 11 and filled with a resin having high thermal conductivity.
(FR) La présente invention empêche l'apparition de fissures dans un trou d'interconnexion ou similaire pour une connexion électrique ayant une surface arrière ou similaire placée autour d'une puce semi-conductrice, les fissures étant provoquées par une contrainte thermique due à la chaleur de Joule provenant de la puce semi-conductrice. Une pluralité de trous d'interconnexion de rayonnement thermique 15 sont placés dans une zone d'un substrat 11 ayant une puce semi-conductrice 20A montée sur une surface de celui-ci dans un état face vers le haut, la zone correspondant à une partie de montage de puce semi-conductrice. Une surface du substrat 11 autre qu'une ouverture pour un câblage 40A et des ouvertures 12B pour les trous d'interconnexion de rayonnement thermique 15 est recouverte d'une couche isolante 12 constituée d'une résine isolante ayant une faible conductivité thermique. La surface arrière de la puce semi-conductrice 20A adhère à la partie de montage de puce semi-conductrice du substrat 11 au moyen d'une couche d'adhérence 50 constituée d'une résine ayant une conductivité thermique élevée et est connectée à travers la couche d'adhérence 50 aux ouvertures 12B pour la pluralité de trous d'interconnexion de rayonnement thermique 15 placés dans la partie de montage de puce semi-conductrice du substrat 11 et remplis d'une résine ayant une conductivité thermique élevée.
(JA) 半導体チップからのジュール熱に伴う熱応力によって、半導体チップの周辺に配置された裏面などとの電気的な接続用のビアなどにクラックなどが発生するのを防止する。 表面に半導体チップ20Aがフェースアップ状態でマウントされた基板11の、半導体チップ搭載部に対応したエリアに、複数の放熱ビア15を有する。この基板11は、配線40A用の開口部と放熱ビア15用の開口部12B以外の表面が、熱伝導性の低い絶縁樹脂からなる絶縁層12で覆われている。半導体チップ20Aの裏面は、基板11の半導体チップ搭載部に熱伝導性の高い樹脂からなる接着層50で接着されるとともに、基板11の半導体チップ搭載部に設けた熱伝導性の高い樹脂を充填した複数の放熱ビア15用の開口部12Bに、接着層50を介して接続される。
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