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1. WO2022001481 - EITHER-OR DATA SELECTOR, FULL ADDER, AND RIPPLE CARRY ADDER

Publication Number WO/2022/001481
Publication Date 06.01.2022
International Application No. PCT/CN2021/095438
International Filing Date 24.05.2021
IPC
G06F 7/501 2006.1
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
7Methods or arrangements for processing data by operating upon the order or content of the data handled
38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
50Adding; Subtracting
501Half or full adders, i.e. basic adder cells for one denomination
CPC
G06F 7/501
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
7Methods or arrangements for processing data by operating upon the order or content of the data handled
38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
50Adding; Subtracting
501Half or full adders, i.e. basic adder cells for one denomination
H03K 17/62
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
17Electronic switching or gating, i.e. not by contact-making and –breaking
51characterised by the components used
56by the use, as active elements, of semiconductor devices
60the devices being bipolar transistors
62Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
H03K 19/21
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
20characterised by logic function, e.g. AND, OR, NOR, NOT circuits
21EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
Applicants
  • 深圳比特微电子科技有限公司 SHENZHEN MICROBT ELECTRONICS TECHNOLOGY CO., LTD. [CN]/[CN]
Inventors
  • 范志军 FAN, Zhijun
  • 孔维新 KONG, Weixin
  • 于东 YU, Dong
  • 杨作兴 YANG, Zuoxing
Agents
  • 中国贸促会专利商标事务所有限公司 CCPIT PATENT AND TRADEMARK LAW OFFICE
Priority Data
202010596830.028.06.2020CN
202010596855.028.06.2020CN
Publication Language Chinese (zh)
Filing Language Chinese (ZH)
Designated States
Title
(EN) EITHER-OR DATA SELECTOR, FULL ADDER, AND RIPPLE CARRY ADDER
(FR) SÉLECTEUR DE DONNÉES BIVALENT, ADDITIONNEUR COMPLET, ET ADDITIONNEUR À REPORT D'ONDULATION
(ZH) 二选一数据选择器、全加器和行波进位加法器
Abstract
(EN) Provided are an either-or data selector, a full adder, and a ripple carry adder. The either-or data selector comprises: a NOR logic circuit (XNR2), configured to receive a selection signal (sel) and an inverted first input (a0_n) and generate an intermediate result (gn1); and an AOI logic circuit (AOI21), configured to receive the selection signal (sel), a second input (a1), and the intermediate result (gn1) of the NOR logic circuit, and generate an inverted output (XN). The full adder comprises: an NAND logic circuit (ND2), configured to receive a first input (A) and a second input (B) and generate a first intermediate result (GN1); an OAI logic circuit (OAI21), configured to receive the first input (A), the second input (B), and the first intermediate result (GN1) of the NAND logic circuit, and generate a second intermediate result (TN1); a first NOR logic circuit (NR2), configured to receive the second intermediate result (TN1) of the OAI logic circuit (OAI21) and a third input (Cin_n) and generate a third intermediate result (GN2); an AOI logic circuit (AOI21), configured to receive the second intermediate result (TN1) of the OAI logic circuit (OAI21), the third input (Cin_n), and the third intermediate result (GN2) of the first NOR logic circuit (NR2), and to generate a first output (SUM); and a carry generation circuit (NP2B), configured to receive the first intermediate result (GN1) of the NAND logic circuit (ND2) and the third intermediate result (GN2) of the first NOR logic circuit (NR2) and generate a second output (Count_n).
(FR) L'invention concerne un sélecteur de données bivalent, un additionneur complet et un additionneur de report d'ondulation. Le sélecteur de données bivalent comprend : un circuit logique NOR (XNR2), configuré pour recevoir un signal de sélection (sel) et une première entrée inversée (a0_n) et générer un résultat intermédiaire (gn1) ; et un circuit logique AOI (AOI21), configuré pour recevoir le signal de sélection (sel), une seconde entrée (a1), et le résultat intermédiaire (gn1) du circuit logique NOR, et générer une sortie inversée (XN). L'additionneur complet comprend : un circuit logique NON-ET (ND2), configuré pour recevoir une première entrée (A) et une seconde entrée (B) et générer un premier résultat intermédiaire (GN1) ; un circuit logique OAI (OAI21), configuré pour recevoir la première entrée (A), la seconde entrée (B), et le premier résultat intermédiaire (GN1) du circuit logique NON-ET, et générer un second résultat intermédiaire (TN1) ; un premier circuit logique NOR (NR2), configuré pour recevoir le second résultat intermédiaire (TN1) du circuit logique OAI (OAI21) et une troisième entrée (Cin _n) et générer un troisième résultat intermédiaire (GN2) ; un circuit logique AOI (AOI21), configuré pour recevoir le second résultat intermédiaire (TN1) du circuit logique OAI (OAI21), la troisième entrée (Cin _n), et le troisième résultat intermédiaire (GN2) du premier circuit logique NOR (NR2), et pour générer une première sortie (SUM) ; et un circuit de génération de transport (NP2B), configuré pour recevoir le premier résultat intermédiaire (GN1) du circuit logique NON-ET (ND2) et le troisième résultat intermédiaire (GN2) du premier circuit logique NOR (NR2) et générer une seconde sortie (Comptage_n).
(ZH) 涉及二选一数据选择器、全加器和行波进位加法器。二选一数据选择器包括:或非逻辑电路(XNR2),被配置为接收选择信号(sel)和反相第一输入(a0_n),并产生中间结果(gn1);以及与或非逻辑电路(AOI21),被配置为接收选择信号(sel)、第二输入(a1)和或非逻辑电路的中间结果(gn1),并产生反相输出(XN)。全加器包括:与非逻辑电路(ND2),被配置为接收第一输入(A)和第二输入(B),并产生第一中间结果(GN1);或与非逻辑电路(OAI21),被配置为接收第一输入(A)、第二输入(B)和与非逻辑电路的第一中间结果(GN1),并产生第二中间结果(TN1);第一或非逻辑电路(NR2),被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)和第三输入(Cin_n),并产生第三中间结果(GN2);与或非逻辑电路(AOI21),被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)、第三输入(Cin_n)和第一或非逻辑电路(NR2)的第三中间结果(GN2),并产生第一输出(SUM);以及进位产生电路(NP2B),被配置为接收与非逻辑电路(ND2)的第一中间结果(GN1)和第一或非逻辑电路(NR2)的第三中间结果(GN2),并产生第二输出(Count_n)。
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