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1. WO2022001414 - FULL ADDER, CHIP, AND COMPUTING DEVICE

Publication Number WO/2022/001414
Publication Date 06.01.2022
International Application No. PCT/CN2021/093743
International Filing Date 14.05.2021
IPC
H03K 19/20 2006.1
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
20characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Applicants
  • 深圳比特微电子科技有限公司 SHENZHEN MICROBT ELECTRONICS TECHNOLOGY CO., LTD. [CN]/[CN]
Inventors
  • 范志军 FAN, Zhijun
  • 孔维新 KONG, Weixin
  • 于东 YU, Dong
  • 杨作兴 YANG, Zuoxing
Agents
  • 中国贸促会专利商标事务所有限公司 CCPIT PATENT AND TRADEMARK LAW OFFICE
Priority Data
202010613164.730.06.2020CN
Publication Language Chinese (zh)
Filing Language Chinese (ZH)
Designated States
Title
(EN) FULL ADDER, CHIP, AND COMPUTING DEVICE
(FR) ADDITIONNEUR COMPLET, PUCE ET DISPOSITIF INFORMATIQUE
(ZH) 全加器、芯片和计算装置
Abstract
(EN) A full adder (500), a chip, and a computing device. The full adder (500) comprises a plurality of primary logic units (511, 512, 513) and at least one secondary logic unit (521, 522), wherein the output end of each primary logic unit (511, 512, 513) is connected to at least the input end of the first secondary logic unit (521) in the at least one secondary logic unit (521, 522). The plurality of primary logic cells (511, 512, 513) comprise: a first primary logic unit (511), a second primary logic unit (512), and a third primary logic unit (513) respectively configured to generate a first intermediate signal M, a second intermediate signal N, and a carry-dependent signal C on the basis of a first input signal A, a second input signal B, and a carry input signal Cin inputted to the full adder (500). In addition, the first secondary logic unit (521) is configured to generate a sum output signal SUM of the full adder (500) on the basis of the first intermediate signal M, the second intermediate signal N, and the carry-dependent signal C.
(FR) La présente invention concerne un additionneur complet (500), une puce et un dispositif informatique. L'additionneur complet (500) comprend une pluralité d'unités logiques primaires (511, 512, 513) et au moins une unité logique secondaire (521, 522), l'extrémité de sortie de chaque unité logique primaire (511, 512, 513) étant connectée à au moins l'extrémité d'entrée de la première unité logique secondaire (521) dans la ou les unités logiques secondaires (521, 522). La pluralité de cellules logiques primaires (511, 512, 513) comprend : une première unité logique primaire (511), une deuxième unité logique primaire (512), et une troisième unité logique primaire (513) respectivement configurées pour générer un premier signal intermédiaire M, un deuxième signal intermédiaire N, et un signal dépendant du support C sur la base d'un premier signal d'entrée A, d'un deuxième signal d'entrée B, et d'un signal d'entrée de report Cin entré dans l'additionneur complet (500). De plus, la première unité logique secondaire (521) est configurée pour générer un signal de sortie de somme SUM de l'additionneur complet (500) sur la base du premier signal intermédiaire M, du second signal intermédiaire N et du signal dépendant du support C.
(ZH) 一种全加器(500)、芯片和计算装置,所述全加器(500),包括:多个初级逻辑单元(511,512,513)以及至少一个次级逻辑单元(521,522),其中,各个初级逻辑单元(511,512,513)的输出端至少连接到该至少一个次级逻辑单元(521,522)中的第一次级逻辑单元(521)的输入端。该多个初级逻辑单元(511,512,513)包括:第一初级逻辑单元(511)、第二初级逻辑单元(512)和第三初级逻辑单元(513),分别被配置为基于输入到该全加器(500)的第一输入信号A、第二输入信号B以及进位输入信号Cin生成第一中间信号M、第二中间信号N以及进位相关信号C。此外,第一次级逻辑单元(521)被配置为基于第一中间信号M、第二中间信号N以及进位相关信号C生成该全加器(500)的和数输出信号SUM。
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