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1. WO2022000930 - WITHSTAND VOLTAGE LIMITED SWITCHING CIRCUIT FROM NEGATIVE HIGH VOLTAGE TO POWER SUPPLY

Publication Number WO/2022/000930
Publication Date 06.01.2022
International Application No. PCT/CN2020/128143
International Filing Date 11.11.2020
IPC
G11C 16/30 2006.1
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
30Power supply circuits
Applicants
  • 芯天下技术股份有限公司 XTX TECHNOLOGY INC. [CN]/[CN]
Inventors
  • 蒋丁 JIANG, Ding
  • 温靖康 WEN, Kk
  • 王振彪 WANG, Zhenbiao
Agents
  • 佛山市海融科创知识产权代理事务所(普通合伙) HEIKO F&I INTELLECTUAL PROPERTY AGENT
Priority Data
202010613530.930.06.2020CN
Publication Language Chinese (zh)
Filing Language Chinese (ZH)
Designated States
Title
(EN) WITHSTAND VOLTAGE LIMITED SWITCHING CIRCUIT FROM NEGATIVE HIGH VOLTAGE TO POWER SUPPLY
(FR) CIRCUIT DE COMMUTATION À TENSION DE TENUE LIMITÉE D'UNE HAUTE TENSION NÉGATIVE À UNE ALIMENTATION ÉLECTRIQUE
(ZH) 一种受耐压限制的负高压到电源的切换电路
Abstract
(EN) Disclosed in the present invention is a withstand voltage limited switching circuit from a negative high voltage to a power supply. The drain of a first PMOS transistor is connected to a power supply voltage, the gate of the first PMOS transistor is connected to an erase instruction, and the source of the first PMOS transistor is connected to the drain of a first NMOS transistor; the gate of the first NMOS transistor is connected to the erase instruction, and the source of the first NMOS transistor is grounded; the source of the first PMOS transistor is further connected to the drain of a second PMOS transistor; the gate of the second PMOS transistor is connected to a common end, and the source of the second PMOS transistor is connected to the gate of a cell; the source of the second PMOS transistor is further connected to the drain of a second NMOS transistor; the gate of the second NMOS transistor is connected to the common end, and the source of the second NMOS transistor is connected to a negative high voltage. By using the present circuit, voltage differences borne by all the MOS transistors in the circuit are within voltage withstand ranges thereof, thereby ensuring the normal use of the MOS transistors.
(FR) Un circuit de commutation à tension de tenue limitée d'une haute tension négative à une alimentation électrique est divulgué. Le drain d'un premier transistor PMOS est connecté à une tension d'alimentation, la grille du premier transistor PMOS est connectée à une commande d'effacement, et la source du premier transistor PMOS est connectée au drain d'un premier transistor NMOS ; la grille du premier transistor NMOS est connectée à la commande d'effacement, et la source du premier transistor NMOS est mise à la terre ; la source du premier transistor PMOS est en outre connectée au drain d'un second transistor PMOS ; la grille du second transistor PMOS est connectée à une extrémité commune, et la source du second transistor PMOS est connectée à la grille d'une cellule ; la source du second transistor PMOS est en outre connectée au drain d'un second transistor NMOS ; la grille du second transistor NMOS est connectée à l'extrémité commune, et la source du second transistor NMOS est connectée à une haute tension négative. Au moyen du présent circuit, des différences de tension portées par tous les transistors MOS dans le circuit sont dans des plages de tenue en tension de ceux-ci, ce qui permet d'assurer l'utilisation normale des transistors MOS.
(ZH) 本发明公开了一种受耐压限制的负高压到电源的切换电路,第一PMOS管的漏极连接电源电压,第一PMOS管的栅极连接擦除指令,第一PMOS管的源极与第一NMOS管的漏极连接,第一NMOS管的栅极连接擦除指令,第一NMOS管的源极接地,第一PMOS管的源极还与第二PMOS管的漏极连接,第二PMOS管的栅极连接公共端,第二PMOS管的源极连接单元的栅极,第二PMOS管的的源极还与第二NMOS管的漏极连接,第二NMOS管的栅极连接公共端,第二NMOS管的源极连接负高压;通过采用本电路,电路中所有mos管所承受的电压差均在其耐压范围内,保证mos管的正常使用。
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