(EN) An accelerator circuit including a control interface to receive a stream of instructions, a first memory to store an input data, and an engine circuit including a dispatch circuit to decode an instruction of the stream of instructions into a plurality of commands, a plurality of queue circuits, each of the plurality of queue circuits supporting a queue data structure to store a respective one of the plurality of commands decoded from the instruction, and a plurality of command execution circuits, each of the plurality of command execution circuits to receive and execute a command extracted from a corresponding one of the plurality of queues.
(FR) La présente invention concerne un circuit accélérateur incluant une interface de commande pour recevoir un flux continu d’instructions, une première mémoire pour stocker une donnée d’entrée, et un circuit moteur incluant un circuit de distribution pour décoder une instruction du flux continu d’instructions en une pluralité de commandes, une pluralité de circuits de file d’attente, chaque circuit de file d’attente de la pluralité de circuits de file d’attente prenant en charge une structure de données de file d’attente pour stocker une commande respective de la pluralité de commandes décodées à partir de l’instruction, et une pluralité de circuits d’exécution de commande, chaque circuit d’exécution de commande de la pluralité de circuits d’exécution de commande recevant et exécutant une commande extraite d’une file d’attente correspondante de la pluralité de files d’attente.