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1. WO2021000282 - SYSTEM AND ARCHITECTURE OF PURE FUNCTIONAL NEURAL NETWORK ACCELERATOR

Publication Number WO/2021/000282
Publication Date 07.01.2021
International Application No. PCT/CN2019/094512
International Filing Date 03.07.2019
IPC
G06F 9/445 2018.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
44Arrangements for executing specific programs
445Program loading or initiating
G06F 13/40 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
G06F 11/30 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
30Monitoring
Applicants
  • HUAXIA GENERAL PROCESSOR TECHNOLOGIES INC. [CN]/[CN]
Inventors
  • WANG, Lei
  • SHI, Shaobo
  • MENG, Zhaonan
Agents
  • PANAWELL & PARTNERS, LLC
Priority Data
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) SYSTEM AND ARCHITECTURE OF PURE FUNCTIONAL NEURAL NETWORK ACCELERATOR
(FR) SYSTÈME ET ARCHITECTURE D’ACCÉLÉRATEUR DE RÉSEAU NEURONAL PUREMENT FONCTIONNEL
Abstract
(EN)
An accelerator circuit including a control interface to receive a stream of instructions, a first memory to store an input data, and an engine circuit including a dispatch circuit to decode an instruction of the stream of instructions into a plurality of commands, a plurality of queue circuits, each of the plurality of queue circuits supporting a queue data structure to store a respective one of the plurality of commands decoded from the instruction, and a plurality of command execution circuits, each of the plurality of command execution circuits to receive and execute a command extracted from a corresponding one of the plurality of queues.
(FR)
La présente invention concerne un circuit accélérateur incluant une interface de commande pour recevoir un flux continu d’instructions, une première mémoire pour stocker une donnée d’entrée, et un circuit moteur incluant un circuit de distribution pour décoder une instruction du flux continu d’instructions en une pluralité de commandes, une pluralité de circuits de file d’attente, chaque circuit de file d’attente de la pluralité de circuits de file d’attente prenant en charge une structure de données de file d’attente pour stocker une commande respective de la pluralité de commandes décodées à partir de l’instruction, et une pluralité de circuits d’exécution de commande, chaque circuit d’exécution de commande de la pluralité de circuits d’exécution de commande recevant et exécutant une commande extraite d’une file d’attente correspondante de la pluralité de files d’attente.
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