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1. WO2021000272 - SHIFT REGISTER UNIT, DRIVING METHOD THEREFOR, AND APPARATUS

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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

附图

1   2   3   4   5   6   7   8  

说明书

发明名称 : 移位寄存器单元、其驱动方法及装置

技术领域

[0001]
本公开涉及显示技术领域,特别涉及移位寄存器单元、其驱动方法及装置。

背景技术

[0002]
随着显示技术的飞速发展,显示装置越来越向着高集成度和低成本的方向发展。其中,GOA(Gate Driver on Array,阵列基板行驱动)技术将TFT(Thin Film Transistor,薄膜晶体管)栅极驱动电路集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。其中,栅极驱动电路通常由多个级联的移位寄存器单元构成。
[0003]
发明内容
[0004]
本公开实施例提供的移位寄存器单元,包括:
[0005]
输入电路,被配置为响应于第一时钟信号端的信号,将输入信号端的信号提供给第一节点;以及响应于所述第一时钟信号端的信号,将第一参考信号端的信号提供给第二节点;
[0006]
节点控制电路,被配置为响应于第一节点的信号,将所述第一时钟信号端的信号提供给所述第二节点,以及响应于第二时钟信号端的信号,将所述第一节点与第三节点导通;
[0007]
第一控制输出电路,被配置为根据第一控制信号端和所述第二节点的信号,控制所述第三节点的信号,以及将第二参考信号端的信号提供给信号输出端;
[0008]
第二控制输出电路,被配置为根据第二控制信号端和所述第二节点的信号,控制所述第三节点的信号,以及将第二参考信号端的信号提供给所述信号输出端;
[0009]
输出电路,被配置为根据所述第一节点的信号,将第二时钟信号端的信号提供给所述信号输出端。
[0010]
可选地,在本公开实施例中,所述第一控制输出电路包括:第一子电路、第二子电路以及第三子电路;
[0011]
所述第一子电路被配置为响应于所述第一控制信号端的信号,将所述第二节点与第四节点导通;
[0012]
所述第二子电路被配置为响应于所述第一控制信号端的信号,将所述第二参考信号端提供给第五节点;
[0013]
所述第三子电路被配置为响应于所述第四节点的信号,将所述第二参考信号端分别提供给所述第三节点与所述信号输出端。
[0014]
可选地,在本公开实施例中,所述第一子电路包括:第一晶体管;
[0015]
所述第一晶体管的栅极与所述第一控制信号端耦接,所述第一晶体管的第一极与所述第二节点耦接,所述第一晶体管的第二极与所述第四节点耦接。
[0016]
可选地,在本公开实施例中,所述第二子电路包括:第二晶体管;
[0017]
所述第二晶体管的栅极与所述第一控制信号端耦接,所述第二晶体管的第一极与所述第二参考信号端耦接,所述第二晶体管的第二极与所述第五节点耦接。
[0018]
可选地,在本公开实施例中,所述第三子电路包括:第三晶体管与第四晶体管;
[0019]
所述第三晶体管的栅极与所述第四节点耦接,所述第三晶体管的第一极与所述第二参考信号端耦接,所述第三晶体管的第二极与所述第三节点耦接;
[0020]
所述第四晶体管的栅极与所述第四节点耦接,所述第四晶体管的第一极与所述第二参考信号端耦接,所述第四晶体管的第二极与所述信号输出端耦接。
[0021]
可选地,在本公开实施例中,所述第二控制输出电路包括:第四子电路、第五子电路以及第六子电路;
[0022]
所述第四子电路被配置为响应于所述第二控制信号端的信号,将所述第 二节点与第五节点导通;
[0023]
所述第五子电路被配置为响应于所述第二控制信号端的信号,将所述第二参考信号端提供给第四节点;
[0024]
所述第六子电路被配置为响应于所述第五节点的信号,将所述第二参考信号端分别提供给所述第三节点与所述信号输出端。
[0025]
可选地,在本公开实施例中,所述第四子电路包括:第五晶体管;
[0026]
所述第五晶体管的栅极与所述第二控制信号端耦接,所述第五晶体管的第一极与所述第二节点耦接,所述第五晶体管的第二极与所述第五节点耦接。
[0027]
可选地,在本公开实施例中,所述第五子电路包括:第六晶体管;
[0028]
所述第六晶体管的栅极与所述第二控制信号端耦接,所述第六晶体管的第一极与所述第二参考信号端耦接,所述第六晶体管的第二极与所述第四节点耦接。
[0029]
可选地,在本公开实施例中,所述第六子电路包括:第七晶体管与第八晶体管;
[0030]
所述第七晶体管的栅极与所述第五节点耦接,所述第七晶体管的第一极与所述第二参考信号端耦接,所述第七晶体管的第二极与所述第三节点耦接;
[0031]
所述第八晶体管的栅极与所述第五节点耦接,所述第八晶体管的第一极与所述第二参考信号端耦接,所述第八晶体管的第二极与所述信号输出端耦接。
[0032]
可选地,在本公开实施例中,所述输出电路包括:第九晶体管、第十晶体管以及第一电容;
[0033]
所述第九晶体管的栅极与所述第一参考信号端耦接,所述第九晶体管的第一极与所述第一节点耦接,所述第九晶体管的第二极与所述第十晶体管的栅极耦接;
[0034]
所述第十晶体管的第一极与所述第二时钟信号端耦接,所述第十晶体管的第二极与所述信号输出端耦接;
[0035]
所述第一电容耦接于所述第十晶体管的栅极与所述信号输出端之间。
[0036]
可选地,在本公开实施例中,所述输出电路包括:第十一晶体管、第十二晶体管、第十三晶体管以及第二电容;
[0037]
所述第十一晶体管的栅极与所述第一控制信号端耦接,所述第十一晶体管的第一极与所述第一节点耦接,所述第十一晶体管的第二极与所述第十三晶体管的栅极耦接;
[0038]
所述第十二晶体管的栅极与所述第二控制信号端耦接,所述第十二晶体管的第一极与所述第一节点耦接,所述第十二晶体管的第二极与所述第十三晶体管的栅极耦接;
[0039]
所述第十三晶体管的第一极与所述第二时钟信号端耦接,所述第十三晶体管的第二极与所述信号输出端耦接;
[0040]
所述第二电容耦接于所述第十三晶体管的栅极与所述信号输出端之间。
[0041]
可选地,在本公开实施例中,所述节点控制电路包括:第十四晶体管与第十五晶体管;
[0042]
所述第十四晶体管的栅极与所述第一节点耦接,所述第十四晶体管的第一极与所述第一时钟信号端耦接,所述第十四晶体管的第二极与所述第二节点耦接;
[0043]
所述第十五晶体管的栅极与所述第二时钟信号端耦接,所述第十五晶体管的第一极与所述第三节点耦接,所述第十五晶体管的第二极与所述第一节点耦接。
[0044]
可选地,在本公开实施例中,所述输入电路包括:第十六晶体管与第十七晶体管;
[0045]
所述第十六晶体管的栅极与所述第一时钟信号端耦接,所述第十六晶体管的第一极与所述输入信号端耦接,所述第十六晶体管的第二极与所述第一节点耦接;
[0046]
所述第十七晶体管的栅极与所述第一时钟信号端耦接,所述第十七晶体管的第一极与所述第一参考信号端耦接,所述第十七晶体管的第二极与所述第二节点耦接。
[0047]
可选地,在本公开实施例中,所述移位寄存器单元还包括:第三电容:
[0048]
所述第三电容耦接与所述第二节点与所述第二参考信号端之间。
[0049]
本公开实施例还提供了栅极驱动电路,包括:级联的多个上述移位寄存器单元;
[0050]
第一极移位寄存器单元的输入信号端与帧触发信号端耦接;
[0051]
每相邻的两个移位寄存器单元中,下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的信号输出端耦接。
[0052]
本公开实施例还提供了显示装置,包括上述栅极驱动电路。
[0053]
本公开实施例还提供了上述移位寄存器单元的驱动方法,包括:第一驱动周期和/或第二驱动周期;
[0054]
所述第一驱动周期,包括:
[0055]
第一输入阶段,对所述输入信号端加载第一电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载第二电平信号,对所述第一控制信号端加载所述第一电平信号,对所述第二控制信号端加载所述第二电平信号;
[0056]
第一输出阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第二电平信号,对所述第二时钟信号端加载所述第一电平信号,对所述第一控制信号端加载所述第一电平信号,对所述第二控制信号端加载所述第二电平信号;
[0057]
第一复位阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载所述第二电平信号,对所述第一控制信号端加载所述第一电平信号,对所述第二控制信号端加载所述第二电平信号;
[0058]
所述第二驱动周期,包括:
[0059]
第二输入阶段,对所述输入信号端加载第一电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载第二电平信号,对所述第一控制信号端加载所述第二电平信号,对所述第二控制信号端加载 所述第一电平信号;
[0060]
第二输出阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第二电平信号,对所述第二时钟信号端加载所述第一电平信号,对所述第一控制信号端加载所述第二电平信号,对所述第二控制信号端加载所述第一电平信号;
[0061]
第二复位阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载所述第二电平信号,对所述第一控制信号端加载所述第二电平信号,对所述第二控制信号端加载所述第一电平信号。

附图说明

[0062]
图1为本公开实施例提供的移位寄存器单元的结构示意图;
[0063]
图2为本公开实施例提供的一些移位寄存器单元的具体结构示意图;
[0064]
图3为本公开实施例提供的电路时序图;
[0065]
图4为本公开实施例提供的又一些移位寄存器单元的具体结构示意图;
[0066]
图5为本公开实施例提供的一些移位寄存器单元的驱动方法的流程图;
[0067]
图6为本公开实施例提供的又一些移位寄存器单元的驱动方法的流程图;
[0068]
图7为本公开实施例提供的栅极驱动电路的结构示意图;
[0069]
图8为本公开实施例提供的显示装置的结构示意图。

具体实施方式

[0070]
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例的附图,对本公开实施例的技术方案进行清楚、完整地描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部的实施例。并且在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例,本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例,都属于本公开保护的范围。
[0071]
除非另外定义,本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。
[0072]
需要注意的是,附图中各图形的尺寸和形状不反映真实比例,目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
[0073]
一般,栅极驱动电路通常包括多个级联的移位寄存器单元。其中,移位寄存器单元通常包括多个晶体管,以通过这些晶体管结合输入的信号,生成栅极驱动信号,栅极驱动信号发送给阵列基板上的子像素内的薄膜晶体管,控制薄膜晶体管的导通和截止。然而,移位寄存器单元中的部分薄膜晶体管的栅极可能会长时间处于某一电平的作用下,这样会导致这些薄膜晶体管长时间处于较大的偏置电压之下,从而导致这些薄膜晶体管的寿命减小,进而影响移位寄存器单元的使用寿命以及影响移位寄存器单元的输出稳定性。
[0074]
基于此,本公开实施例提供了一些移位寄存器单元,用于提高使用寿命与输出稳定性。
[0075]
本公开实施例提供的一些移位寄存器单元,如图1所示,可以包括:
[0076]
输入电路10,被配置为响应于第一时钟信号端CK1的信号,将输入信号端INP的信号提供给第一节点N1;以及响应于第一时钟信号端CK1的信号,将第一参考信号端VREF1的信号提供给第二节点N2;
[0077]
节点控制电路20,被配置为响应于第一节点N1的信号,将第一时钟信号端CK1的信号提供给第二节点N2,以及响应于第二时钟信号端CK2的信号,将第一节点N1与第三节点N3导通;
[0078]
第一控制输出电路30,被配置为根据第一控制信号端S1和第二节点N2 的信号,控制第三节点N3的信号,以及将第二参考信号端VREF2的信号提供给信号输出端OUTP;
[0079]
第二控制输出电路40,被配置为根据第二控制信号端S2和第二节点N2的信号,控制第三节点N3的信号,以及将第二参考信号端VREF2的信号提供给信号输出端OUTP;
[0080]
输出电路50,被配置为根据第一节点N1的信号,将第二时钟信号端CK2的信号提供给信号输出端OUTP。
[0081]
本公开实施例提供的移位寄存器单元,可以包括:输入电路、节点控制电路、第一控制输出电路、第二控制输出电路以及输出电路。通过设置第一控制输出电路和第二控制输出电路,可以使第一控制输出电路和第二控制输出电路交替进行工作,从而可以使第一控制输出电路和第二控制输出电路分别有特性恢复的时间,进而可以提高移位寄存器单元的使用寿命与输出稳定性。
[0082]
在具体实施时,在本公开实施例中,如图2所示,第一控制输出电路30可以包括:第一子电路31、第二子电路32以及第三子电路33;
[0083]
第一子电路31被配置为响应于第一控制信号端S1的信号,将第二节点N2与第四节点N4导通;
[0084]
第二子电路32被配置为响应于第一控制信号端S1的信号,将第二参考信号端VREF2提供给第五节点N5;
[0085]
第三子电路33被配置为响应于第四节点N4的信号,将第二参考信号端VREF2分别提供给第三节点N3与信号输出端OUTP。
[0086]
在具体实施时,在本公开实施例中,如图2所示,第二控制输出电路40可以包括:第四子电路41、第五子电路42以及第六子电路43;
[0087]
第四子电路41被配置为响应于第二控制信号端S2的信号,将第二节点N2与第五节点N5导通;
[0088]
第五子电路42被配置为响应于第二控制信号端S2的信号,将第二参考信号端VREF2提供给第四节点N4;
[0089]
第六子电路43被配置为响应于第五节点N5的信号,将第二参考信号端VREF2分别提供给第三节点N3与信号输出端OUTP。
[0090]
在具体实施时,在本公开实施例中,如图2所示,第一子电路31可以包括:第一晶体管M1;其中,第一晶体管M1的栅极与第一控制信号端S1耦接,第一晶体管M1的第一极与第二节点N2耦接,第一晶体管M1的第二极与第四节点N4耦接。
[0091]
在具体实施时,在本公开实施例中,如图2所示,第二子电路32可以包括:第二晶体管M2;其中,第二晶体管M2的栅极与第一控制信号端S1耦接,第二晶体管M2的第一极与第二参考信号端VREF2耦接,第二晶体管M2的第二极与第五节点N5耦接。
[0092]
在具体实施时,在本公开实施例中,如图2所示,第三子电路33可以包括:第三晶体管M3与第四晶体管M4;其中,第三晶体管M3的栅极与第四节点N4耦接,第三晶体管M3的第一极与第二参考信号端VREF2耦接,第三晶体管M3的第二极与第三节点N3耦接;第四晶体管M4的栅极与第四节点N4耦接,第四晶体管M4的第一极与第二参考信号端VREF2耦接,第四晶体管M4的第二极与信号输出端OUTP耦接。
[0093]
在具体实施时,在本公开实施例中,如图2所示,第四子电路41可以包括:第五晶体管M5;其中,第五晶体管M5的栅极与第二控制信号端S2耦接,第五晶体管M5的第一极与第二节点N2耦接,第五晶体管M5的第二极与第五节点N5耦接。
[0094]
在具体实施时,在本公开实施例中,如图2所示,第五子电路42可以包括:第六晶体管M6;其中,第六晶体管M6的栅极与第二控制信号端S2耦接,第六晶体管M6的第一极与第二参考信号端VREF2耦接,第六晶体管M6的第二极与第四节点N4耦接。
[0095]
在具体实施时,在本公开实施例中,如图2所示,第六子电路43可以包括:第七晶体管M7与第八晶体管M8;其中,第七晶体管M7的栅极与第五节点N5耦接,第七晶体管M7的第一极与第二参考信号端VREF2耦接,第 七晶体管M7的第二极与第三节点N3耦接;第八晶体管M8的栅极与第五节点N5耦接,第八晶体管M8的第一极与第二参考信号端VREF2耦接,第八晶体管M8的第二极与信号输出端OUTP耦接。
[0096]
在具体实施时,在本公开实施例中,如图2所示,输入电路10可以包括:第十六晶体管M16与第十七晶体管M17;其中,第十六晶体管M16的栅极与第一时钟信号端CK1耦接,第十六晶体管M16的第一极与输入信号端INP耦接,第十六晶体管M16的第二极与第一节点N1耦接;第十七晶体管M17的栅极与第一时钟信号端CK1耦接,第十七晶体管M17的第一极与第一参考信号端VREF1耦接,第十七晶体管M17的第二极与第二节点N2耦接。
[0097]
在具体实施时,在本公开实施例中,如图2所示,移位寄存器单元还可以包括:第三电容C3:其中,第三电容C3耦接与第二节点N2与第二参考信号端VREF2之间。
[0098]
在具体实施时,在本公开实施例中,如图2所示,节点控制电路20可以包括:第十四晶体管M14与第十五晶体管M15;其中,第十四晶体管M14的栅极与第一节点N1耦接,第十四晶体管M14的第一极与第一时钟信号端CK1耦接,第十四晶体管M14的第二极与第二节点N2耦接;第十五晶体管M15的栅极与第二时钟信号端CK2耦接,第十五晶体管M15的第一极与第三节点N3耦接,第十五晶体管M15的第二极与第一节点N1耦接。
[0099]
在具体实施时,在本公开实施例中,如图2所示,输出电路50可以包括:第九晶体管M9、第十晶体管M10以及第一电容C1;其中,第九晶体管M9的栅极与第一参考信号端VREF1耦接,第九晶体管M9的第一极与第一节点N1耦接,第九晶体管M9的第二极与第十晶体管M10的栅极耦接;第十晶体管M10的第一极与第二时钟信号端CK2耦接,第十晶体管M10的第二极与信号输出端OUTP耦接;第一电容C1耦接于第十晶体管M10的栅极与信号输出端OUTP之间。
[0100]
在具体实施时,根据信号的流通方向,上述晶体管的第一极可以作为其源极,第二极可以作为其漏极;或者,第一极作为其漏极,第二极作为其源 极,在此不作具体区分。
[0101]
需要说明的是,本公开上述实施例中提到的晶体管可以是薄膜晶体管(Thin Film Transistor,TFT),也可以是金属氧化物半导体场效应管(MOS,Metal Oxide Semiconductor),在此不作限定。
[0102]
为了简化制备工艺,在具体实施时,在本公开实施例中,如图2所示,所有晶体管可以均为P型晶体管。当然,在本公开实施例中,仅是以晶体管为P型晶体管为例进行说明的,对于晶体管为N型晶体管的情况,设计原理与本公开相同,也属于本公开保护的范围。
[0103]
进一步的,在具体实施时,P型晶体管在高电平信号作用下截止,在低电平信号作用下导通。N型晶体管在高电平信号作用下导通,在低电平信号作用下截止。
[0104]
在具体实施时,在本公开实施例中,输入信号端的有效脉冲信号为低电平时,第一参考信号端的信号为低电平信号,第二参考信号端的信号为高电平信号。或者,输入信号端的有效脉冲信号为高电平时,第一参考信号端的信号为高电平信号,第二参考信号端的信号为低电平信号。当然,在实际应用中,上述各信号端的信号的具体电压值可以根据实际应用环境来设计确定,在此不作限定。
[0105]
在具体实施时,在本公开实施例中,第一控制信号端的信号具有交替出现的高电平信号和低电平信号。第二控制信号端的信号也具有交替出现的高电平信号和低电平信号。并且同一时刻,第一控制信号端的信号的电平和第二控制信号端的信号的电平相反。示例性地,第一控制信号端的信号和第二控制信号端的信号分别为时钟信号。
[0106]
示例性地,在具体实施时,在一帧扫描时间内,第一控制信号端的信号可以具有至少一个高电平信号和至少一个低电平信号。例如,一帧扫描时间中的前1/2帧扫描时间内,第一控制信号端的信号为高电平信号。一帧扫描时间中的后1/2帧扫描时间内,第一控制信号端的信号为低电平信号。或者,一帧扫描时间中的第一个1/4帧扫描时间内,第一控制信号端的信号为高电平信 号。一帧扫描时间中的第二个1/4帧扫描时间内,第一控制信号端的信号为低电平信号。一帧扫描时间中的第三个1/4帧扫描时间内,第一控制信号端的信号为高电平信号。一帧扫描时间中的第四个1/4帧扫描时间内,第一控制信号端的信号为低电平信号。
[0107]
示例性地,在具体实施时,在相邻的至少两帧扫描时间内,第一控制信号端的信号可以具有至少一个高电平信号和至少一个低电平信号。其中,可以在消隐时间(Blanking Time)内将第一控制信号端的高电平信号和低电平信号进行切换。例如,在相邻的两帧扫描时间中的第一帧扫描时间内,第一控制信号端的信号为低电平信号。在相邻的两帧扫描时间中的第二帧扫描时间内,第一控制信号端的信号为高电平信号。或者,在相邻的十帧扫描时间中的前五帧扫描时间内,第一控制信号端的信号为低电平信号。在相邻的两帧扫描时间中的后五帧扫描时间内,第一控制信号端的信号为低电平信号。
[0108]
以上仅是举例说明本公开实施例提供的移位寄存器单元的具体结构,在具体实施时,上述各电路的具体结构不限于本公开实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作限定。
[0109]
下面以图2所示的移位寄存器单元为例,结合图3所示的信号时序图对本公开实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电平信号,0表示低电平信号,需要说明的是,1和0是逻辑电平,其仅是为了更好的解释本公开实施例的具体工作过程,而不是在具体实施时施加在各晶体管的栅极上的电压。
[0110]
具体地,以第一参考信号端VREF1为低电平信号,第二参考信号端VREF2为高电平信号,以及在相邻的两帧扫描时间中的第一帧扫描时间内,第一控制信号端S1的信号为低电平信号。在相邻的两帧扫描时间中的第二帧扫描时间内,第一控制信号端S1的信号为高电平信号为例。选取如图3所示的信号时序图中的第一驱动周期T10和第二驱动周期T20。可以使相邻的两帧扫描时间中的第一帧扫描时间作为第一驱动周期T10,相邻的两帧扫描时间中的第二帧扫描时间作为第二驱动周期T20。
[0111]
其中,第一驱动周期T10包括:第一输入阶段t11、第一输出阶段t12、第一复位阶段t13。第二驱动周期T20包括:第二输入阶段t21、第二输出阶段t22、第二复位阶段t23。
[0112]
在第一驱动周期T10中,由于第二控制信号端S2的信号为高电平信号,因此,第五晶体管M5与第六晶体管M6一直截止。由于第一控制信号端S1的信号为低电平信号,因此,第一晶体管M1与第二晶体管M2一直导通。其中,导通的第一晶体管M1将第二节点N2与第四节点N4导通。导通的第二晶体管M2将第二参考信号端VREF2的高电平信号提供给第五节点N5,使第五节点N5的信号一直为高电平信号,以控制第七晶体管M7和第八晶体管M8均截止。
[0113]
在第一输入阶段t11,INP=0,CK1=0,CK2=1。
[0114]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号,则第四节点N4的信号为低电平信号,从而控制第四晶体管M4导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。导通的第十六晶体管M16将输入信号端INP的低电平信号提供给第一节点N1,使第一节点N1的信号为低电平信号,从而控制第十四晶体管M14导通。导通的第十四晶体管M14将第一时钟信号端CK1的低电平信号提供给第二节点N2,进一步使第二节点N2的信号为低电平信号。由于第九晶体管M9在第一参考信号端VREF1的控制下导通,以将第一节点的低电平信号提供给第十晶体管M10,从而可以控制第十晶体管M10导通。导通的第十晶体管M10将第二时钟信号端CK2的高电平信号提供给信号输出端OUTP,使第一电容C1充电以及使信号输出端OUTP输出高电平信号。
[0115]
在第一输出阶段t12,INP=1,CK1=1,CK2=0。
[0116]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,第 一节点N1处于浮接状态。由于第一电容C1的作用,可以保持第一节点N1的信号为低电平信号,从而可以控制第十晶体管M10导通。导通的第十晶体管M10将第二时钟信号端CK2的低电平信号提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。由于第一电容C1的自举耦合作用,可以使第一节点N1的电平进一步被拉低,从而可以使第十四晶体管M14和第十晶体管M10尽可能完全导通。导通的第十四晶体管M14将第一时钟信号端CK1的高电平信号提供给第二节点N2,使第二节点N2的信号为高电平信号,从而控制第三晶体管M3和第四晶体管M4均截止。导通的第十晶体管M10将第二时钟信号端CK2的低电平信号尽可能无电压损失的提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。
[0117]
在第一复位阶段t13,INP=1,CK1=0,CK2=1。
[0118]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十六晶体管M16将输入信号端INP的高电平信号提供给第一节点N1,使第一节点N1的信号为高电平信号,从而控制第十四晶体管M14和第十晶体管M10截止。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号以及使第三电容C3充电。则第四节点N4的信号为低电平信号,从而控制第四晶体管M4导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0119]
在第一复位阶段t13之后,还可以包括第一保持阶段t14。在第一保持阶段t14中,INP=1,CK1=1,CK2=0。
[0120]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,则第二节点N2处于浮接状态。由于第三电容C3的作用,可以保持第二节点N2的信号为低电平信号。则第四节点N4的信号为低电平信号,从而控制第三晶体管M3和第四晶体管M4均导通。由于CK2=0,因此第十五晶体管M15导通。导通的第三晶体管M3和第十五晶体管M15将第二参考信号端VREF2 的高电平信号提供给第一节点N1,从而使第一节点N1的信号为高电平信号,进而控制第十四晶体管M14和第十晶体管M10均截止。导通的第四晶体管M4将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0121]
之后,在该第一驱动周期T10中,重复第一复位阶段t13和第一保持阶段t14的过程,在此不作赘述。
[0122]
之后,进入第二驱动周期T20。在第二驱动周期T20中,由于第一控制信号端S1的信号为高电平信号,因此,第一晶体管M1与第二晶体管M2一直截止。由于第二控制信号端S2的信号为低电平信号,因此,第五晶体管M5与第六晶体管M6一直导通。其中,导通的第五晶体管M5将第二节点N2与第五节点N5导通。导通的第六晶体管M6将第二参考信号端VREF2的高电平信号提供给第四节点N4,使第四节点N4的信号一直为高电平信号,以控制第三晶体管M3和第四晶体管M4均截止。
[0123]
在第二输入阶段t21,INP=0,CK1=0,CK2=1。
[0124]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号,则第五节点N5的信号为低电平信号,从而控制第八晶体管M8导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。导通的第十六晶体管M16将输入信号端INP的低电平信号提供给第一节点N1,使第一节点N1的信号为低电平信号,从而控制第十四晶体管M14导通。导通的第十四晶体管M14将第一时钟信号端CK1的低电平信号提供给第二节点N2,进一步使第二节点N2的信号为低电平信号。由于第九晶体管M9在第一参考信号端VREF1的控制下导通,以将第一节点的低电平信号提供给第十晶体管M10,从而可以控制第十晶体管M10导通。导通的第十晶体管M10将第二时钟信号端CK2的高电平信号提供给信号输出端OUTP,使第一电容C1充电以及使信号输出端OUTP输出 高电平信号。
[0125]
在第二输出阶段t22,INP=1,CK1=1,CK2=0。
[0126]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,第一节点N1处于浮接状态。由于第一电容C1的作用,可以保持第一节点N1的信号为低电平信号,从而可以控制第十晶体管M10导通。导通的第十晶体管M10将第二时钟信号端CK2的低电平信号提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。由于第一电容C1的自举耦合作用,可以使第一节点N1的电平进一步被拉低,从而可以使第十四晶体管M14和第十晶体管M10尽可能完全导通。导通的第十四晶体管M14将第一时钟信号端CK1的高电平信号提供给第二节点N2,使第二节点N2的信号为高电平信号,从而控制第七晶体管M7和第八晶体管M8均截止。导通的第十晶体管M10将第二时钟信号端CK2的低电平信号尽可能无电压损失的提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。
[0127]
在第二复位阶段t23,INP=1,CK1=0,CK2=1。
[0128]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十六晶体管M16将输入信号端INP的高电平信号提供给第一节点N1,使第一节点N1的信号为高电平信号,从而控制第十四晶体管M14和第十晶体管M10截止。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号以及使第三电容C3充电。则第四节点N4的信号为低电平信号,从而控制第八晶体管M8导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0129]
在第二复位阶段t23之后,还可以包括第二保持阶段t24。在第二保持阶段t24中,INP=1,CK1=1,CK2=0。
[0130]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,则第二节点N2处于浮接状态。由于第三电容C3的作用,可以保持第二节点N2 的信号为低电平信号。则第四节点N4的信号为低电平信号,从而控制第七晶体管M7和第八晶体管M8均导通。由于CK2=0,因此第十五晶体管M15导通。导通的第七晶体管M7和第十五晶体管M15将第二参考信号端VREF2的高电平信号提供给第一节点N1,从而使第一节点N1的信号为高电平信号,进而控制第十四晶体管M14和第十晶体管M10均截止。导通的第八晶体管M8将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0131]
之后,在该第二驱动周期T20中,重复第二复位阶段t23和第二保持阶段t24的过程,在此不作赘述。
[0132]
通过上述工作过程可知,在第一驱动周期T10中,通过第一晶体管至第四晶体管M1~M4、第九晶体管M9、第十晶体管M10、第十四晶体管至第十七晶体管M14~M17、第一电容C1、以及第三电容C3的相互配合,可以使信号输出端OUTP输出信号。在第二驱动周期T10中,通过第五晶体管至第十晶体管M5~M10、第十四晶体管至第十七晶体管M14~M17、第一电容C1、以及第三电容C3的相互配合,可以使信号输出端OUTP输出信号。
[0133]
一般是复位阶段之后,向信号输出端OUTP输出高电平信号的晶体管,工作在同一电压下的时间较长,这样会导致该晶体管的寿命减小,进而影响移位寄存器单元的使用寿命和输出稳定性。本公开实施例通过使第一晶体管至第四晶体管M1~M4和第五晶体管至第八晶体管M5~M8交替工作,可以使第一晶体管至第四晶体管M1~M4和第五晶体管至第八晶体管M5~M8有特性恢复的时间,尤其是可以使第四晶体管M4和第八晶体管M8分别有特性恢复的时间,从而可以提高第四晶体管M4和第八晶体管M8的使用寿命,进而提高移位寄存器单元的使用寿命与输出稳定性。
[0134]
需要说明的是,图3所示的信号时序图仅是某一个移位寄存器单元在第一驱动周期T10和第二驱动周期T20的工作过程。其余移位寄存器单元在第一驱动周期T10和第二驱动周期T20的工作过程与此基本相同,在此不作赘述。并且,该移位寄存器单元在其他第一驱动周期T10和第二驱动周期T20 中的工作过程分别与该实施例中的工作过程基本相同,在此不作赘述。
[0135]
需要说明的是,上述是以在相邻的两帧扫描时间中的第一帧扫描时间内,第一控制信号端S1的信号为低电平信号。在相邻的两帧扫描时间中的第二帧扫描时间内,第一控制信号端S1的信号为高电平信号为例,进行说明的。然而,在相邻的多帧扫描时间内的部分帧中,第一控制信号端S1的信号为低电平信号时,移位寄存器单元采用第一驱动周期的工作过程在该部分帧中的每一帧中进行输出信号。在相邻的多帧扫描时间内的其余帧中,第一控制信号端S1的信号为高电平信号时,移位寄存器单元采用第二驱动周期的工作过程在该其余帧中的每一帧中进行输出信号。例如在相邻的十帧扫描时间内的前五帧中,第一控制信号端S1的信号为低电平信号,移位寄存器单元采用第一驱动周期的工作过程在该前五帧中的每一帧中进行输出信号。在相邻的十帧扫描时间内的后五帧中,第一控制信号端S1的信号为高电平信号,移位寄存器单元采用第二驱动周期的工作过程在该后五帧中的每一帧中进行输出信号。
[0136]
本公开实施例提供的又一些移位寄存器单元,如图4所示。本实施例针对上述实施例中的部分实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处,其相同之处在此不作赘述。
[0137]
在具体实施时,在本公开实施例中,如图4所示,输出电路50也可以包括:第十一晶体管M11、第十二晶体管M12、第十三晶体管M13以及第二电容C2;
[0138]
第十一晶体管M11的栅极与第一控制信号端S1耦接,第十一晶体管M11的第一极与第一节点N1耦接,第十一晶体管M11的第二极与第十三晶体管M13的栅极耦接;
[0139]
第十二晶体管M12的栅极与第二控制信号端S2耦接,第十二晶体管M12的第一极与第一节点N1耦接,第十二晶体管M12的第二极与第十三晶体管M13的栅极耦接;
[0140]
第十三晶体管M13的第一极与第二时钟信号端CK2耦接,第十三晶体管M13的第二极与信号输出端OUTP耦接;
[0141]
第二电容C2耦接于第十三晶体管M13的栅极与信号输出端OUTP之间。
[0142]
在具体实施时,根据信号的流通方向,上述晶体管的第一极可以作为其源极,第二极可以作为其漏极;或者,第一极作为其漏极,第二极作为其源极,在此不作具体区分。
[0143]
需要说明的是,本公开上述实施例中提到的晶体管可以是薄膜晶体管(Thin Film Transistor,TFT),也可以是金属氧化物半导体场效应管(MOS,Metal Oxide Semiconductor),在此不作限定。
[0144]
为了简化制备工艺,在具体实施时,在本公开实施例中,如图4所示,所有晶体管可以均为P型晶体管。当然,在本公开实施例中,仅是以晶体管为P型晶体管为例进行说明的,对于晶体管为N型晶体管的情况,设计原理与本公开相同,也属于本公开保护的范围。
[0145]
进一步的,在具体实施时,P型晶体管在高电平信号作用下截止,在低电平信号作用下导通。N型晶体管在高电平信号作用下导通,在低电平信号作用下截止。
[0146]
以上仅是举例说明本公开实施例提供的移位寄存器单元的具体结构,在具体实施时,上述输出电路的具体结构不限于本公开实施例提供的上述结构,还可以是本领域技术人员可知的其他结构,在此不作限定。
[0147]
下面以图4所示的移位寄存器单元为例,结合图3所示的信号时序图对本公开实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电平信号,0表示低电平信号,需要说明的是,1和0是逻辑电平,其仅是为了更好的解释本公开实施例的具体工作过程,而不是在具体实施时施加在各晶体管的栅极上的电压。
[0148]
在第一驱动周期T10中,由于第二控制信号端S2的信号为高电平信号,因此,第五晶体管M5、第六晶体管M6以及第十二晶体管M12一直截止。由于第一控制信号端S1的信号为低电平信号,因此,第一晶体管M1、第二晶体管M2以及第十一晶体管M11一直导通。其中,导通的第一晶体管M1将第二节点N2与第四节点N4导通。导通的第十一晶体管M11将第一节点 N1与第十三晶体管M13的栅极导通。导通的第二晶体管M2将第二参考信号端VREF2的高电平信号提供给第五节点N5,使第五节点N5的信号一直为高电平信号,以控制第七晶体管M7和第八晶体管M8均截止。
[0149]
在第一输入阶段t11,INP=0,CK1=0,CK2=1。
[0150]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号,则第四节点N4的信号为低电平信号,从而控制第四晶体管M4导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。导通的第十六晶体管M16将输入信号端INP的低电平信号提供给第一节点N1,使第一节点N1的信号为低电平信号,从而控制第十四晶体管M14导通。导通的第十四晶体管M14将第一时钟信号端CK1的低电平信号提供给第二节点N2,进一步使第二节点N2的信号为低电平信号。导通的第十一晶体管M11将第一节点的低电平信号提供给第十三晶体管M13,从而可以控制第十三晶体管M13导通。导通的第十三晶体管M13将第二时钟信号端CK2的高电平信号提供给信号输出端OUTP,使第二电容C2充电以及使信号输出端OUTP输出高电平信号。
[0151]
在第一输出阶段t12,INP=1,CK1=1,CK2=0。
[0152]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,第一节点N1处于浮接状态。由于第二电容C2的作用,可以保持第一节点N1的信号为低电平信号,从而可以控制第十三晶体管M13导通。导通的第十三晶体管M13将第二时钟信号端CK2的低电平信号提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。由于第二电容C2的自举耦合作用,可以使第一节点N1的电平进一步被拉低,从而可以使第十四晶体管M14和第十三晶体管M13尽可能完全导通。导通的第十四晶体管M14将第一时钟信号端CK1的高电平信号提供给第二节点N2,使第二节点N2的信号为高电平信号,从而控制第三晶体管M3和第四晶体管M4均截止。导通的第十三晶体管 M13将第二时钟信号端CK2的低电平信号尽可能无电压损失的提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。
[0153]
在第一复位阶段t13,INP=1,CK1=0,CK2=1。
[0154]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十六晶体管M16将输入信号端INP的高电平信号提供给第一节点N1,使第一节点N1的信号为高电平信号,从而控制第十四晶体管M14和第十三晶体管M13截止。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号以及使第三电容C3充电。则第四节点N4的信号为低电平信号,从而控制第四晶体管M4导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0155]
在第一复位阶段t13之后,还可以包括第一保持阶段t14。在第一保持阶段t14中,INP=1,CK1=1,CK2=0。
[0156]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,则第二节点N2处于浮接状态。由于第三电容C3的作用,可以保持第二节点N2的信号为低电平信号。则第四节点N4的信号为低电平信号,从而控制第三晶体管M3和第四晶体管M4均导通。由于CK2=0,因此第十五晶体管M15导通。导通的第三晶体管M3和第十五晶体管M15将第二参考信号端VREF2的高电平信号提供给第一节点N1,从而使第一节点N1的信号为高电平信号,进而控制第十四晶体管M14和第十三晶体管M13均截止。导通的第四晶体管M4将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0157]
之后,在该第一驱动周期T10中,重复第一复位阶段t13和第一保持阶段t14的过程,在此不作赘述。
[0158]
之后,进入第二驱动周期T20。在第二驱动周期T20中,由于第一控制信号端S1的信号为高电平信号,因此,第一晶体管M1、第二晶体管M2以 及第十一晶体管M11一直截止。由于第二控制信号端S2的信号为低电平信号,因此,第五晶体管M5、第六晶体管M6以及第十二晶体管M12一直导通。其中,导通的第五晶体管M5将第二节点N2与第五节点N5导通。导通的第十二晶体管M12将第一节点N1与第十三晶体管M13导通。导通的第六晶体管M6将第二参考信号端VREF2的高电平信号提供给第四节点N4,使第四节点N4的信号一直为高电平信号,以控制第三晶体管M3和第四晶体管M4均截止。
[0159]
在第二输入阶段t21,INP=0,CK1=0,CK2=1。
[0160]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号,则第五节点N5的信号为低电平信号,从而控制第八晶体管M8导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。导通的第十六晶体管M16将输入信号端INP的低电平信号提供给第一节点N1,使第一节点N1的信号为低电平信号,从而控制第十四晶体管M14导通。导通的第十四晶体管M14将第一时钟信号端CK1的低电平信号提供给第二节点N2,进一步使第二节点N2的信号为低电平信号。导通的第十二晶体管M12将第一节点N1的低电平信号提供给第十三晶体管M13,从而可以控制第十三晶体管M13导通。导通的第十三晶体管M13将第二时钟信号端CK2的高电平信号提供给信号输出端OUTP,使第二电容C2充电以及使信号输出端OUTP输出高电平信号。
[0161]
在第二输出阶段t22,INP=1,CK1=1,CK2=0。
[0162]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,第一节点N1处于浮接状态。由于第二电容C2的作用,可以保持第一节点N1的信号为低电平信号,从而可以控制第十三晶体管M13导通。导通的第十三晶体管M13将第二时钟信号端CK2的低电平信号提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。由于第二电容C2的自举耦合作用,可 以使第一节点N1的电平进一步被拉低,从而可以使第十四晶体管M14和第十三晶体管M13尽可能完全导通。导通的第十四晶体管M14将第一时钟信号端CK1的高电平信号提供给第二节点N2,使第二节点N2的信号为高电平信号,从而控制第七晶体管M7和第八晶体管M8均截止。导通的第十三晶体管M13将第二时钟信号端CK2的低电平信号尽可能无电压损失的提供给信号输出端OUTP,使信号输出端OUTP输出低电平信号。
[0163]
在第二复位阶段t23,INP=1,CK1=0,CK2=1。
[0164]
由于CK2=1,因此第十五晶体管M15截止。由于CK1=0,因此第十六晶体管M16和第十七晶体管M17均导通。导通的第十六晶体管M16将输入信号端INP的高电平信号提供给第一节点N1,使第一节点N1的信号为高电平信号,从而控制第十四晶体管M14和第十三晶体管M13截止。导通的第十七晶体管M17将第一参考信号端VREF1的低电平信号提供给第二节点N2,使第二节点N2的信号为低电平信号以及使第三电容C3充电。则第四节点N4的信号为低电平信号,从而控制第八晶体管M8导通,以将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0165]
在第二复位阶段t23之后,还可以包括第二保持阶段t24。在第二保持阶段t24中,INP=1,CK1=1,CK2=0。
[0166]
由于CK1=1,因此第十六晶体管M16和第十七晶体管M17均截止,则第二节点N2处于浮接状态。由于第三电容C3的作用,可以保持第二节点N2的信号为低电平信号。则第四节点N4的信号为低电平信号,从而控制第七晶体管M7和第八晶体管M8均导通。由于CK2=0,因此第十五晶体管M15导通。导通的第七晶体管M7和第十五晶体管M15将第二参考信号端VREF2的高电平信号提供给第一节点N1,从而使第一节点N1的信号为高电平信号,进而控制第十四晶体管M14和第十三晶体管M13均截止。导通的第八晶体管M8将第二参考信号端VREF2的高电平信号提供给信号输出端OUTP,使信号输出端OUTP输出高电平信号。
[0167]
之后,在该第二驱动周期T20中,重复第二复位阶段t23和第二保持阶段t24的过程,在此不作赘述。
[0168]
本公开实施例通过使第十一晶体管M11和第十二晶体管M12交替工作,可以使第十一晶体管M11和第十二晶体管M12分别有特性恢复的时间,从而可以提高第十一晶体管M11和第十二晶体管M12的使用寿命,以及降低第十三晶体管M13的栅极电压漏电,进一步提高移位寄存器单元的使用寿命与输出稳定性。
[0169]
基于同一发明构思,本公开实施例还提供了上述移位寄存器单元的驱动方法。该驱动方法的工作原理和具体实施方式与上述实施例中移位寄存器单元的工作原理和实施方式相同,因此,该驱动方法可参见上述实施例中移位寄存器单元的具体实施方式进行实施,在此不再赘述。
[0170]
在具体实施时,在本公开实施例中,如图5所示,驱动方法可以包括第一驱动周期。其中,第一驱动周期可以包括如下步骤:
[0171]
S101、第一输入阶段,对输入信号端加载第一电平信号,对第一时钟信号端加载第一电平信号,对第二时钟信号端加载第二电平信号,对第一控制信号端加载第一电平信号,对第二控制信号端加载第二电平信号;
[0172]
S102、第一输出阶段,对输入信号端加载第二电平信号,对第一时钟信号端加载第二电平信号,对第二时钟信号端加载第一电平信号,对第一控制信号端加载第一电平信号,对第二控制信号端加载第二电平信号;
[0173]
S103、第一复位阶段,对输入信号端加载第二电平信号,对第一时钟信号端加载第一电平信号,对第二时钟信号端加载第二电平信号,对第一控制信号端加载第一电平信号,对第二控制信号端加载第二电平信号。
[0174]
在具体实施时,在本公开实施例中,如图6所示,驱动方法可以包括第二驱动周期。其中,第二驱动周期可以包括如下步骤:
[0175]
S201、第二输入阶段,对输入信号端加载第一电平信号,对第一时钟信号端加载第一电平信号,对第二时钟信号端加载第二电平信号,对第一控制信号端加载第二电平信号,对第二控制信号端加载第一电平信号;
[0176]
S202、第二输出阶段,对输入信号端加载第二电平信号,对第一时钟信号端加载第二电平信号,对第二时钟信号端加载第一电平信号,对第一控制信号端加载第二电平信号,对第二控制信号端加载第一电平信号;
[0177]
S203、第二复位阶段,对输入信号端加载第二电平信号,对第一时钟信号端加载第一电平信号,对第二时钟信号端加载第二电平信号,对第一控制信号端加载第二电平信号,对第二控制信号端加载第一电平信号。
[0178]
在具体实施时,在本公开实施例中,驱动方法可以包括第一驱动周期和第二驱动周期。其中,可以使第一驱动周期在第二驱动周期之前出现,或者,也可以使第二驱动周期在第一驱动周期之前出现,在此不作限定。
[0179]
在具体实施时,在第一驱动周期中,在第一复位阶段之后,还可以包括:第一保持阶段。在第一保持阶段,对输入信号端加载第二电平信号,对第一时钟信号端加载第二电平信号,对第二时钟信号端加载第一电平信号,对第一控制信号端加载第一电平信号,对第二控制信号端加载第二电平信号。
[0180]
在具体实施时,在第二驱动周期中,在第二复位阶段之后,还可以包括:第二保持阶段。在第二保持阶段,对输入信号端加载第二电平信号,对第一时钟信号端加载第二电平信号,对第二时钟信号端加载第一电平信号,对第一控制信号端加载第二电平信号,对第二控制信号端加载第一电平信号。
[0181]
可选地,在本公开实施例提供的上述移位寄存器单元的驱动方法中,如图3所示,第一电平信号可以为低电平信号,对应地,第二电平信号为高电平信号;或者反之,第一电平信号也可以为高电平信号,对应地,第二电平信号为低电平信号,具体需要根据晶体管是N型晶体管还是P型晶体管而定,在此不作限定。
[0182]
基于同一发明构思,本公开实施例还提供了栅极驱动电路,如图7所示,包括级联的多个本公开实施例提供的上述任意移位寄存器单元SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元,1≤n≤N);其中,第一级移位寄存器单元SR(1)的输入信号端INP被配置为与帧触发信号端STV耦接;
[0183]
每相邻两个移位寄存器单元中,下一级移位寄存器单元SR(n)的输入信号端INP与上一级移位寄存器单元SR(n-1)的信号输出端OUTP耦接。
[0184]
具体地,上述栅极驱动电路中的每个移位寄存器单元的具体结构与本公开上述移位寄存器单元在功能和结构上均相同,重复之处不再赘述。该栅极驱动电路可以应被配置为液晶显示面板中,也可以应被配置为电致发光显示面板中,在此不作限定。
[0185]
具体地,在本公开实施例提供的上述栅极驱动电路中,如图7所示,各级移位寄存器单元SR(n)的第一参考信号端VREF1均与同一第一直流信号端vref1耦接,各级移位寄存器单元SR(n)的第二参考信号端VREF2均与同一第二直流信号端vref2耦接。
[0186]
具体地,在本公开实施例提供的上述栅极驱动电路中,如图7所示,第2k-1级移位寄存器单元的第一时钟信号端CK1和第2k级移位寄存器单元的第二时钟信号端CK2均与同一时钟端即第一时钟端ck1耦接;第2k-1级移位寄存器单元的第二时钟信号端CK2和第2k级移位寄存器单元的第一时钟信号端CK1均与同一时钟端即第二时钟端ck2耦接;其中,k为正整数。
[0187]
在具体实施时,在本公开实施例中,各级移位寄存器单元的第一控制信号端均与同一第一控制端耦接。各级移位寄存器单元的第二控制信号端均与同一第二控制端耦接。
[0188]
基于同一发明构思,本公开实施例还提供了显示装置,包括本公开实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述移位寄存器单元相似,因此该显示装置的实施可以参见前述移位寄存器单元的实施,重复之处在此不再赘述。
[0189]
在具体实施时,本公开实施例提供的上述显示装置可以为如图8所示的手机。当然,本公开实施例提供的上述显示装置也可以为平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的,在此不做赘述,也不应作为对本公开的限制。
[0190]
本公开实施例提供的移位寄存器单元、其驱动方法及装置,该移位寄存器单元可以包括:输入电路、节点控制电路、第一控制输出电路、第二控制输出电路以及输出电路。通过设置第一控制输出电路和第二控制输出电路,可以使第一控制输出电路和第二控制输出电路交替进行工作,从而可以使第一控制输出电路和第二控制输出电路分别有特性恢复的时间,进而可以提高移位寄存器单元的使用寿命与输出稳定性。
[0191]
尽管已描述了本公开的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
[0192]
显然,本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样,倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内,则本公开也意图包含这些改动和变型在内。

权利要求书

[权利要求 1]
一种移位寄存器单元,其中,包括: 输入电路,被配置为响应于第一时钟信号端的信号,将输入信号端的信号提供给第一节点;以及响应于所述第一时钟信号端的信号,将第一参考信号端的信号提供给第二节点; 节点控制电路,被配置为响应于第一节点的信号,将所述第一时钟信号端的信号提供给所述第二节点,以及响应于第二时钟信号端的信号,将所述第一节点与第三节点导通; 第一控制输出电路,被配置为根据第一控制信号端和所述第二节点的信号,控制所述第三节点的信号,以及将第二参考信号端的信号提供给信号输出端; 第二控制输出电路,被配置为根据第二控制信号端和所述第二节点的信号,控制所述第三节点的信号,以及将第二参考信号端的信号提供给所述信号输出端; 输出电路,被配置为根据所述第一节点的信号,将第二时钟信号端的信号提供给所述信号输出端。
[权利要求 2]
如权利要求1所述的移位寄存器单元,其中,所述第一控制输出电路包括:第一子电路、第二子电路以及第三子电路; 所述第一子电路被配置为响应于所述第一控制信号端的信号,将所述第二节点与第四节点导通; 所述第二子电路被配置为响应于所述第一控制信号端的信号,将所述第二参考信号端提供给第五节点; 所述第三子电路被配置为响应于所述第四节点的信号,将所述第二参考信号端分别提供给所述第三节点与所述信号输出端。
[权利要求 3]
如权利要求2所述的移位寄存器单元,其中,所述第一子电路包括:第一晶体管; 所述第一晶体管的栅极与所述第一控制信号端耦接,所述第一晶体管的第一极与所述第二节点耦接,所述第一晶体管的第二极与所述第四节点耦接。
[权利要求 4]
如权利要求2或3所述的移位寄存器单元,其中,所述第二子电路包括:第二晶体管; 所述第二晶体管的栅极与所述第一控制信号端耦接,所述第二晶体管的第一极与所述第二参考信号端耦接,所述第二晶体管的第二极与所述第五节点耦接。
[权利要求 5]
如权利要求2-4任一项所述的移位寄存器单元,其中,所述第三子电路包括:第三晶体管与第四晶体管; 所述第三晶体管的栅极与所述第四节点耦接,所述第三晶体管的第一极与所述第二参考信号端耦接,所述第三晶体管的第二极与所述第三节点耦接; 所述第四晶体管的栅极与所述第四节点耦接,所述第四晶体管的第一极与所述第二参考信号端耦接,所述第四晶体管的第二极与所述信号输出端耦接。
[权利要求 6]
如权利要求1-5所述的移位寄存器单元,其中,所述第二控制输出电路包括:第四子电路、第五子电路以及第六子电路; 所述第四子电路被配置为响应于所述第二控制信号端的信号,将所述第二节点与第五节点导通; 所述第五子电路被配置为响应于所述第二控制信号端的信号,将所述第二参考信号端提供给第四节点; 所述第六子电路被配置为响应于所述第五节点的信号,将所述第二参考信号端分别提供给所述第三节点与所述信号输出端。
[权利要求 7]
如权利要求6所述的移位寄存器单元,其中,所述第四子电路包括:第五晶体管; 所述第五晶体管的栅极与所述第二控制信号端耦接,所述第五晶体管的第一极与所述第二节点耦接,所述第五晶体管的第二极与所述第五节点耦接。
[权利要求 8]
如权利要求6或7所述的移位寄存器单元,其中,所述第五子电路包 括:第六晶体管; 所述第六晶体管的栅极与所述第二控制信号端耦接,所述第六晶体管的第一极与所述第二参考信号端耦接,所述第六晶体管的第二极与所述第四节点耦接。
[权利要求 9]
如权利要求6-8任一项所述的移位寄存器单元,其中,所述第六子电路包括:第七晶体管与第八晶体管; 所述第七晶体管的栅极与所述第五节点耦接,所述第七晶体管的第一极与所述第二参考信号端耦接,所述第七晶体管的第二极与所述第三节点耦接; 所述第八晶体管的栅极与所述第五节点耦接,所述第八晶体管的第一极与所述第二参考信号端耦接,所述第八晶体管的第二极与所述信号输出端耦接。
[权利要求 10]
如权利要求1-9任一项所述的移位寄存器单元,其中,所述输出电路包括:第九晶体管、第十晶体管以及第一电容; 所述第九晶体管的栅极与所述第一参考信号端耦接,所述第九晶体管的第一极与所述第一节点耦接,所述第九晶体管的第二极与所述第十晶体管的栅极耦接; 所述第十晶体管的第一极与所述第二时钟信号端耦接,所述第十晶体管的第二极与所述信号输出端耦接; 所述第一电容耦接于所述第十晶体管的栅极与所述信号输出端之间。
[权利要求 11]
如权利要求1-9任一项所述的移位寄存器单元,其中,所述输出电路包括:第十一晶体管、第十二晶体管、第十三晶体管以及第二电容; 所述第十一晶体管的栅极与所述第一控制信号端耦接,所述第十一晶体管的第一极与所述第一节点耦接,所述第十一晶体管的第二极与所述第十三晶体管的栅极耦接; 所述第十二晶体管的栅极与所述第二控制信号端耦接,所述第十二晶体管的第一极与所述第一节点耦接,所述第十二晶体管的第二极与所述第十三晶体管的栅极耦接; 所述第十三晶体管的第一极与所述第二时钟信号端耦接,所述第十三晶体管的第二极与所述信号输出端耦接; 所述第二电容耦接于所述第十三晶体管的栅极与所述信号输出端之间。
[权利要求 12]
如权利要求1-11任一项所述的移位寄存器单元,其中,所述节点控制电路包括:第十四晶体管与第十五晶体管; 所述第十四晶体管的栅极与所述第一节点耦接,所述第十四晶体管的第一极与所述第一时钟信号端耦接,所述第十四晶体管的第二极与所述第二节点耦接; 所述第十五晶体管的栅极与所述第二时钟信号端耦接,所述第十五晶体管的第一极与所述第三节点耦接,所述第十五晶体管的第二极与所述第一节点耦接。
[权利要求 13]
如权利要求1-12任一项所述的移位寄存器单元,其中,所述输入电路包括:第十六晶体管与第十七晶体管; 所述第十六晶体管的栅极与所述第一时钟信号端耦接,所述第十六晶体管的第一极与所述输入信号端耦接,所述第十六晶体管的第二极与所述第一节点耦接; 所述第十七晶体管的栅极与所述第一时钟信号端耦接,所述第十七晶体管的第一极与所述第一参考信号端耦接,所述第十七晶体管的第二极与所述第二节点耦接。
[权利要求 14]
如权利要求1-13任一项所述的移位寄存器单元,其中,所述移位寄存器单元还包括:第三电容: 所述第三电容耦接与所述第二节点与所述第二参考信号端之间。
[权利要求 15]
一种栅极驱动电路,其中,包括:级联的多个如权利要求1-14任一项所述的移位寄存器单元; 第一极移位寄存器单元的输入信号端与帧触发信号端耦接; 每相邻的两个移位寄存器单元中,下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的信号输出端耦接。
[权利要求 16]
一种显示装置,其中,包括如权利要求15所述的栅极驱动电路。
[权利要求 17]
一种如权利要求1-14任一项所述的移位寄存器单元的驱动方法,其中,包括:第一驱动周期和/或第二驱动周期; 所述第一驱动周期,包括: 第一输入阶段,对所述输入信号端加载第一电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载第二电平信号,对所述第一控制信号端加载所述第一电平信号,对所述第二控制信号端加载所述第二电平信号; 第一输出阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第二电平信号,对所述第二时钟信号端加载所述第一电平信号,对所述第一控制信号端加载所述第一电平信号,对所述第二控制信号端加载所述第二电平信号; 第一复位阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载所述第二电平信号,对所述第一控制信号端加载所述第一电平信号,对所述第二控制信号端加载所述第二电平信号; 所述第二驱动周期,包括: 第二输入阶段,对所述输入信号端加载第一电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载第二电平信号,对所述第一控制信号端加载所述第二电平信号,对所述第二控制信号端加载所述第一电平信号; 第二输出阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第二电平信号,对所述第二时钟信号端加载所述第一电平信号,对所述第一控制信号端加载所述第二电平信号,对所述第二控制信号端加载所述第一电平信号; 第二复位阶段,对所述输入信号端加载所述第二电平信号,对所述第一时钟信号端加载所述第一电平信号,对所述第二时钟信号端加载所述第二电 平信号,对所述第一控制信号端加载所述第二电平信号,对所述第二控制信号端加载所述第一电平信号。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]  
[ 图 4]  
[ 图 5]  
[ 图 6]  
[ 图 7]  
[ 图 8]