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1. WO2020240242 - INTELLIGENT CHARGE PUMP ARCHITECTURE FOR FLASH ARRAY

Publication Number WO/2020/240242
Publication Date 03.12.2020
International Application No. PCT/IB2019/000487
International Filing Date 31.05.2019
IPC
G11C 5/14 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by group G11C11/63
14Power supply arrangements
G11C 16/12 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
12Programming voltage switching circuits
G11C 16/14 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
14Circuits for erasing electrically, e.g. erase voltage switching circuits
Applicants
  • MICRON TECHNOLOGY, INC. [US]/[US]
Inventors
  • TROIA, Alberto
  • MONDELLO, Antonino
Agents
  • KERN, Jacob T.
Priority Data
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) INTELLIGENT CHARGE PUMP ARCHITECTURE FOR FLASH ARRAY
(FR) ARCHITECTURE DE POMPE DE CHARGE INTELLIGENTE POUR RÉSEAU FLASH
Abstract
(EN)
The present disclosure relates to a non-volatile memory device and to a method for generating overvoltage values in such a memory device structured in a plurality of sub-arrays and including: - at least a decoding and sensing circuitry associated with each sub-array; - a charge pump architecture for each sub-array including pump stages for increasing the value of an input voltage and obtaining an overvoltage output value; - a control and JTAG interface in said memory device; - at least a registers block coupled to said charge pump architecture and driven by a logic circuit portion for receiving at least an activation signal selecting a specific charge pump architecture associated with a memory sub-array of the plurality of sub-arrays.
(FR)
La présente invention concerne un dispositif de mémoire non volatile et un procédé de génération de valeurs de surtension dans un tel dispositif de mémoire structuré dans une pluralité de sous-réseaux et comprenant : - au moins un circuit de décodage et de détection associé à chaque sous-réseau ; - une architecture de pompe de charge pour chaque sous-réseau comprenant des étages de pompe pour augmenter la valeur d'une tension d'entrée et obtenir une valeur de sortie de surtension ; - une interface de commande et JTAG dans ledit dispositif de mémoire ; au moins un bloc de registres couplé à ladite architecture de pompe de charge et piloté par une partie de circuit logique pour recevoir au moins un signal d'activation sélectionnant une architecture de pompe de charge spécifique associée à un sous-réseau de mémoire de la pluralité de sous-réseaux.
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