Processing

Please wait...

Settings

Settings

Goto Application

1. WO2020196024 - LIGHT-RECEIVING DEVICE AND RANGING MODULE

Document

明 細 書

発明の名称 受光装置および測距モジュール

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006   0007   0008   0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278   0279   0280   0281   0282   0283   0284   0285   0286   0287   0288   0289   0290   0291   0292   0293   0294   0295   0296   0297   0298   0299   0300   0301   0302   0303   0304   0305   0306   0307   0308   0309   0310   0311   0312   0313   0314   0315   0316   0317   0318   0319   0320   0321   0322   0323   0324   0325   0326   0327   0328  

符号の説明

0329  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35   36  

明 細 書

発明の名称 : 受光装置および測距モジュール

技術分野

[0001]
 本技術は、受光装置および測距モジュールに関し、特に、感度を向上させることができるようにした受光装置および測距モジュールに関する。

背景技術

[0002]
 間接ToF(Time of Flight)方式を利用した測距センサが知られている。間接ToF方式の測距センサでは、測定対象物にあたって反射されてきた反射光を受光することで得られる信号電荷を2つの電荷蓄積領域に振り分け、それらの信号電荷の配分比から距離が算出される。このような測距センサにおいて、裏面照射型とすることで、受光特性を向上させたものが提案されている(例えば、特許文献1参照)。

先行技術文献

特許文献

[0003]
特許文献1 : 国際公開第2018/135320号

発明の概要

発明が解決しようとする課題

[0004]
 このような間接ToF方式の測距センサにおいては、さらなる感度向上が望まれている。
[0005]
 本技術は、このような状況に鑑みてなされたものであり、感度を向上させることができるようにするものである。

課題を解決するための手段

[0006]
 本技術の第1の側面の受光装置は、光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部を備え、前記第1のタップと前記第2のタップは、電圧を印加する電圧印加部を有し、前記画素アレイ部は、基板の光入射面側から所定の深さまで掘り込んで形成された溝部を有し、前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている。
[0007]
 本技術の第2の側面の測距モジュールは、光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部を備え、前記第1のタップと前記第2のタップは、電圧を印加する電圧印加部を有し、前記画素アレイ部は、基板の光入射面側から所定の深さまで掘り込んで形成された溝部を有し、前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている受光装置を備える。
[0008]
 本技術の第1および第2の側面においては、光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部が設けられる。前記第1のタップと前記第2のタップには、電圧を印加する電圧印加部が設けられ、前記画素アレイ部には、基板の光入射面側から所定の深さまで掘り込んで形成された溝部が設けられる。前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている。
[0009]
 受光装置及び測距モジュールは、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。

図面の簡単な説明

[0010]
[図1] 受光装置の構成例を示すブロック図である。
[図2] 画素の構成例を示す断面図である。
[図3] 画素の第1のタップおよび第2のタップの平面図である。
[図4] 分離構造を設けた画素の断面図である。
[図5] 複数画素の断面図である。
[図6] 複数画素の断面図である。
[図7] 画素のタップの第1の変形例を示す平面図である。
[図8] 画素のタップの第2の変形例を示す平面図である。
[図9] 画素のタップの第3の変形例を示す平面図である。
[図10] 画素のタップの第4の変形例を示す平面図である。
[図11] 画素のタップの第5の変形例を示す平面図である。
[図12] 画素の等価回路を示す図である。
[図13] 画素のその他の等価回路を示す図である。
[図14] 垂直信号線の第1の配線例を示す図である。
[図15] 垂直信号線の第2の配線例を示す図である。
[図16] 垂直信号線の第3の配線例を示す図である。
[図17] 垂直信号線の第4の配線例を示す図である。
[図18] 多層配線層と基板との間のゲート形成面の平面図である。
[図19] 多層配線層の1層目である金属膜M1の平面配置例を示す図である。
[図20] 多層配線層の2層目である金属膜M2の平面配置例を示す図である。
[図21] 多層配線層の3層目である金属膜M3の平面配置例を示す図である。
[図22] 多層配線層の4層目である金属膜M4の平面配置例を示す図である。
[図23] 多層配線層の5層目である金属膜M5の平面配置例を示す図である。
[図24] 画素の第1の画素分離構造を示す図である。
[図25] 画素の第2の画素分離構造を示す図である。
[図26] 画素の第3の画素分離構造を示す図である。
[図27] 画素の第4の画素分離構造を示す図である。
[図28] 画素の第5の画素分離構造を示す図である。
[図29] 画素の第6の画素分離構造を示す図である。
[図30] 凹凸構造を設けた第1の画素分離構造を示す図である。
[図31] 画素の第7の画素分離構造を示す図である。
[図32] 凹凸構造を設けた第7の画素分離構造を示す図である。
[図33] 受光装置の基板構成を説明する図である。
[図34] 測距モジュールの構成例を示すブロック図である。
[図35] 車両制御システムの概略的な構成の一例を示すブロック図である。
[図36] 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

発明を実施するための形態

[0011]
 以下、本技術を実施するための形態(以下、実施の形態という)について説明する。なお、説明は以下の順序で行う。
1.受光装置のブロック図
2.画素の構造例
3.複数画素の断面構成例
4.タップTのその他の平面形状例
5.画素の等価回路
6.垂直信号線VSLの配線例
7.5層の金属膜M1乃至M5の平面配置例
8.DTIの構成例
9.受光装置の基板構成例
10.測距モジュールの構成例
11.移動体への応用例
[0012]
<1.受光装置のブロック図>
 図1は、本技術を適用した受光装置の構成例を示すブロック図である。
[0013]
 図1の受光装置1は、裏面照射型のCAPD(Current Assisted Photonic Demodulator)センサであり、例えば間接ToF方式により測距を行う測距システムの一部に用いられる。測距システムは、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。
[0014]
 受光装置1は、図示せぬ半導体基板上に形成された画素アレイ部20と、画素アレイ部20の周辺などに配置される周辺回路部とを有する構成となっている。周辺回路部は、例えば、タップ駆動部21、垂直駆動部22、カラム処理部23、水平駆動部24、およびシステム制御部25などから構成されている。
[0015]
 受光装置1には、さらに信号処理部31およびデータ格納部32も設けられている。なお、信号処理部31およびデータ格納部32は、受光装置1と同じ基板上に搭載してもよいし、撮像装置における受光装置1とは別の基板上に配置するようにしてもよい。
[0016]
 画素アレイ部20は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素51が行方向および列方向の行列状に2次元配置された構成となっている。すなわち、画素アレイ部20は、入射した光を光電変換し、その結果得られた電荷に応じた検出信号を出力する画素51を複数有している。ここで、行方向とは、水平方向の画素51の配列方向を言い、列方向とは、垂直方向の画素51の配列方向を言う。行方向は、図中、横方向であり、列方向は、図中、縦方向である。
[0017]
 画素51は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。画素51は、所定の電圧MIX_A(第1の電圧)を印加して、光電変換された電荷を検出する第1のタップTAと、所定の電圧MIX_B(第2の電圧)を印加して、光電変換された電荷を検出する第2のタップTBとを有する。
[0018]
 タップ駆動部21は、画素アレイ部20の各画素51の第1のタップTAに、所定の電圧供給線tdrvを介して所定の電圧MIX_Aを供給し、第2のタップTBに、所定の電圧供給線tdrvを介して所定の電圧MIX_Bを供給する。したがって、画素アレイ部20の1つの画素列には、電圧MIX_Aを伝送する電圧供給線tdrvと、電圧MIX_Bを伝送する電圧供給線tdrvの2本の電圧供給線tdrvが配線されている。
[0019]
 画素アレイ部20では、行列状の画素配列に対して、画素行ごとに画素駆動線pdrvが行方向に沿って配線されている。画素駆動線pdrvは、画素から検出信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図1では、画素駆動線pdrvについて1本の配線として示しているが、1本に限られず、実際には複数本の配線で構成される。画素駆動線pdrvの一端は、垂直駆動部22の各行に対応した出力端に接続されている。
[0020]
 また、画素アレイ部20の行列状に配列された複数画素の各画素列に対して、4本の垂直信号線VSLが列方向に沿って配線されている。4本の垂直信号線VSLの詳細は図14乃至図17を参照して後述するが、各画素列に対して、4本の垂直信号線VSLを配線することにより、複数行の同時読み出しを可能とし、S/N比の向上、および、読み出し時間の短縮を図っている。
[0021]
 垂直駆動部22は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部20の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部22は、垂直駆動部22を制御するシステム制御部25とともに、画素アレイ部20の各画素の動作を制御する駆動部を構成する。
[0022]
 垂直駆動部22による駆動制御に応じて画素行の各画素51から出力される検出信号は、垂直信号線VSLを通してカラム処理部23に入力される。カラム処理部23は、各画素51から垂直信号線VSLを通して出力される検出信号に対して所定の信号処理を行うとともに、信号処理後の検出信号を一時的に保持する。
[0023]
 具体的には、カラム処理部23は、信号処理としてノイズ除去処理やAD(Analog to Digital)変換処理などを行う。
[0024]
 水平駆動部24は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部23の画素列に対応する単位回路を順番に選択する。この水平駆動部24による選択走査により、カラム処理部23において単位回路ごとに信号処理された検出信号が順番に信号処理部31へ出力される。
[0025]
 システム制御部25は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、タップ駆動部21、垂直駆動部22、カラム処理部23、および水平駆動部24などの駆動制御を行う。
[0026]
 信号処理部31は、少なくとも演算処理機能を有し、カラム処理部23から出力される検出信号に基づいて演算処理等の種々の信号処理を行う。データ格納部32は、信号処理部31での信号処理にあたって、その処理に必要なデータを一時的に格納する。
[0027]
 受光装置1は、以上のように構成されている。
[0028]
<2.画素の構造例>
 次に、画素アレイ部20に設けられた画素51の構造について説明する。
[0029]
 図2は、画素アレイ部20に設けられた1つの画素51の断面図を示している。
[0030]
 画素51は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
[0031]
 画素51は、例えばシリコン基板等のP型の半導体層からなる基板61と、その基板61上に形成されたオンチップレンズ62とを有している。基板61は、外部から画素51に入射されてきた光を光電変換する光電変換部に相当する。
[0032]
 基板61は、例えば1E+13オーダー以下の基板濃度とされた高抵抗のP‐Epi基板で構成され、基板61の抵抗(抵抗率)は、例えば500[Ωcm]以上となるように形成されている。ここで、基板61の基板濃度と抵抗との関係は、例えば基板濃度6.48E+12[cm 3]のときに抵抗2000[Ωcm]、基板濃度1.30E+13[cm 3]のときに抵抗1000[Ωcm]、基板濃度2.59E+13[cm 3]のときに抵抗500[Ωcm]、および基板濃度1.30E+14[cm 3]のときに抵抗100[Ωcm]などとされる。
[0033]
 図2において、基板61の上側の面が基板61の裏面であり、外部からの光が基板61に入射される光入射面である。一方、基板61の下側の面が、基板61の表面であり、不図示の多層配線層が形成されている。基板61の光入射面上には、正の固定電荷を持つ単層膜または積層膜からなる固定電荷膜66が形成され、固定電荷膜66の上面に、外部から入射した光を集光して基板61内に入射させるオンチップレンズ62が形成されている。固定電荷膜66は、基板61の光入射面側をホールアキュミレーション状態にし、暗電流の発生を抑制する。
[0034]
 固定電荷膜66上の画素境界部分には、隣接する画素間でのクロストークを防止するための画素間遮光膜63-1および画素間遮光膜63-2が形成されている。以下、画素間遮光膜63-1および画素間遮光膜63-2を特に区別する必要のない場合、単に画素間遮光膜63とも称する。
[0035]
 この例では、外部からの光はオンチップレンズ62を介して基板61内に入射するが、画素間遮光膜63は、外部から入射した光を、隣りの画素51の領域に入射させないために形成されている。すなわち、外部からオンチップレンズ62に入射し、画素51と隣接する他の画素内へと向かう光が、画素間遮光膜63-1や画素間遮光膜63-2で遮光されて、隣接する他の画素内へ入射されることが防止される。
[0036]
 受光装置1は裏面照射型のCAPDセンサであるため、基板61の光入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板61における光入射面とは反対側の面の部分には、画素51内に形成されたトランジスタ等を駆動するための配線や、画素51から検出信号を読み出すための配線などが形成された多層配線層が形成されている。
[0037]
 基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜64と、第1のタップTAおよび第2のタップTBとが形成されている。
[0038]
 この例では、基板61の光入射面とは反対側の面近傍における画素51の中心部分に酸化膜64が形成されており、その酸化膜64の両端に第1のタップTAおよび第2のタップTBが形成されている。
[0039]
 ここで、第1のタップTAは、N型半導体領域であるN+半導体領域71-1およびN+半導体領域71-1よりもドナー不純物の濃度が低いN-半導体領域72-1と、P型半導体領域であるP+半導体領域73-1およびP+半導体領域73-1よりもアクセプター不純物濃度が低いP-半導体領域74-1とを有している。ここで、ドナー不純物とは、例えばSiに対してのリン(P)やヒ素(As)等の元素の周期表で5族に属する元素が挙げられ、アクセプター不純物とは、例えばSiに対してのホウ素(B)等の元素の周期表で3族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
[0040]
 図2において、基板61の光入射面とは反対側の面の表面内側部分における、酸化膜64の右側に隣接する位置に、N+半導体領域71-1が形成されている。また、N+半導体領域71-1の図中、上側に、そのN+半導体領域71-1を覆うように(囲むように)N-半導体領域72-1が形成されている。
[0041]
 さらに、N+半導体領域71-1の右側に、P+半導体領域73-1が形成されている。また、P+半導体領域73-1の図中、上側に、そのP+半導体領域73-1を覆うように(囲むように)P-半導体領域74-1が形成されている。
[0042]
 さらに、P+半導体領域73-1の右側に、N+半導体領域71-1が形成されている。また、N+半導体領域71-1の図中、上側に、そのN+半導体領域71-1を覆うように(囲むように)N-半導体領域72-1が形成されている。
[0043]
 同様に、第2のタップTBは、N型半導体領域であるN+半導体領域71-2およびN+半導体領域71-2よりもドナー不純物の濃度が低いN-半導体領域72-2と、P型半導体領域であるP+半導体領域73-2およびP+半導体領域73-2よりもアクセプター不純物濃度が低いP-半導体領域74-2とを有している。
[0044]
 図2において、基板61の光入射面とは反対側の面の表面内側部分における、酸化膜64の左側に隣接する位置に、N+半導体領域71-2が形成されている。また、N+半導体領域71-2の図中、上側に、そのN+半導体領域71-2を覆うように(囲むように)N-半導体領域72-2が形成されている。
[0045]
 さらに、N+半導体領域71-2の左側に、P+半導体領域73-2が形成されている。また、P+半導体領域73-2の図中、上側に、そのP+半導体領域73-2を覆うように(囲むように)P-半導体領域74-2が形成されている。
[0046]
 さらに、P+半導体領域73-2の左側に、N+半導体領域71-2が形成されている。また、N+半導体領域71-2の図中、上側に、そのN+半導体領域71-2を覆うように(囲むように)N-半導体領域72-2が形成されている。
[0047]
 基板61の光入射面とは反対側の面の表面内側部分における、画素51の端部分には、画素51の中心部分と同様の酸化膜64が形成されている。
[0048]
 以下、第1のタップTAおよび第2のタップTBを特に区別する必要のない場合、単にタップTと称する。
[0049]
 また、以下、N+半導体領域71-1およびN+半導体領域71-2を特に区別する必要のない場合、単にN+半導体領域71とも称し、N-半導体領域72-1およびN-半導体領域72-2を特に区別する必要のない場合、単にN-半導体領域72と称する。
[0050]
 さらに、以下、P+半導体領域73-1およびP+半導体領域73-2を特に区別する必要のない場合、単にP+半導体領域73とも称し、P-半導体領域74-1およびP-半導体領域74-2を特に区別する必要のない場合、単にP-半導体領域74と称する。
[0051]
 また、基板61では、N+半導体領域71-1とP+半導体領域73-1との間には、それらの領域を分離するための分離部75-1が酸化膜等により形成されている。同様にN+半導体領域71-2とP+半導体領域73-2との間にも、それらの領域を分離するための分離部75-2が酸化膜等により形成されている。以下、分離部75-1および分離部75-2を特に区別する必要のない場合、単に分離部75と称する。
[0052]
 基板61に設けられたN+半導体領域71は、外部から画素51に入射してきた光の光量、すなわち基板61による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N+半導体領域71の他に、ドナー不純物濃度が低いN-半導体領域72も含めて電荷検出部と捉えることもできる。ドナー不純物濃度が低いN-半導体領域72は省略してもよい。また、P+半導体領域73は、多数キャリア電流を基板61に注入するための、すなわち基板61に直接電圧を印加して基板61内に電界を発生させるための電圧印加部として機能する。なお、P+半導体領域73の他に、アクセプター不純物濃度が低いP-半導体領域74も含めて電圧印加部と捉えることもできる。アクセプター不純物濃度が低いP-半導体領域74は省略してもよい。
[0053]
 詳細は後述するが、N+半導体領域71-1には、直接、図示せぬ浮遊拡散領域であるFD(Floating Diffusion)部(以下、特にFD部Aとも称する)が接続されており、さらにそのFD部Aは、図示せぬ増幅トランジスタ等を介して垂直信号線VSLに接続されている。
[0054]
 同様に、N+半導体領域71-2には、直接、FD部Aとは異なる他のFD部(以下、特にFD部Bとも称する)が接続されており、さらにそのFD部Bは、図示せぬ増幅トランジスタ等を介して垂直信号線VSLに接続されている。ここで、FD部Aに接続される垂直信号線VSLと、FD部Bに接続される垂直信号線VSLは、異なる垂直信号線VSLである。
[0055]
 例えば間接ToF方式により対象物までの距離を測定しようとする場合、受光装置1が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、受光装置1の基板61は、入射してきた反射光(赤外光)を受光して光電変換する。タップ駆動部21は、画素51の第1のタップTAと第2のタップTBを駆動し、光電変換により得られた電荷DETに応じた信号をFD部AとFD部Bとに振り分ける。
[0056]
 例えばあるタイミングでは、タップ駆動部21は、コンタクト等を介して2つのP+半導体領域73に電圧を印加する。具体的には、例えばタップ駆動部21は、第1のタップTAのP+半導体領域73-1にMIX_A=1.5Vの電圧を印加し、第2のタップTBのP+半導体領域73-2にMIX_B=0Vの電圧を印加する。
[0057]
 すると、基板61における2つのP+半導体領域73の間に電界が発生し、P+半導体領域73-1からP+半導体領域73-2へと電流が流れる。この場合、基板61内の正孔(ホール)はP+半導体領域73-2の方向へと移動することになり、電子はP+半導体領域73-1の方向へと移動することになる。
[0058]
 したがって、このような状態でオンチップレンズ62を介して外部からの赤外光(反射光)が基板61内に入射し、その赤外光が基板61内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域73間の電界によりP+半導体領域73-1の方向へと導かれ、N+半導体領域71-1内へと移動する。
[0059]
 この場合、光電変換で発生した電子が、画素51に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリア(信号電荷)として用いられることになる。
[0060]
 これにより、N+半導体領域71-1には、N+半導体領域71-1内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Aや増幅トランジスタ、垂直信号線VSL等を介してカラム処理部23で検出される。
[0061]
 すなわち、N+半導体領域71-1の蓄積電荷DET_Aが、そのN+半導体領域71-1に直接接続されたFD部Aに転送され、FD部Aに転送された電荷DET_Aに応じた信号が増幅トランジスタや垂直信号線VSLを介してカラム処理部23により読み出される。そして、読み出された信号に対して、カラム処理部23においてAD変換処理等の処理が施され、その結果得られた検出信号が信号処理部31へと供給される。
[0062]
 この検出信号は、N+半導体領域71-1により検出された電子に応じた電荷量、すなわちFD部Aに蓄積された電荷DET_Aの量を示す信号となる。換言すれば、検出信号は画素51で受光された赤外光の光量を示す信号である。
[0063]
 なお、このときN+半導体領域71-1における場合と同様にしてN+半導体領域71-2で検出された電子に応じた検出信号も適宜測距に用いられるようにしてもよい。
[0064]
 また、次のタイミングでは、これまで基板61内で生じていた電界と反対方向の電界が発生するように、タップ駆動部21によりコンタクト等を介して2つのP+半導体領域73に電圧が印加される。具体的には、例えば第1のタップTAのP+半導体領域73-1にはMIX_A=0Vの電圧が印加され、第2のタップTBのP+半導体領域73-2にMIX_B=1.5Vの電圧が印加される。
[0065]
 これにより、基板61における2つのP+半導体領域73の間で電界が発生し、P+半導体領域73-2からP+半導体領域73-1へと電流が流れる。
[0066]
 このような状態でオンチップレンズ62を介して外部からの赤外光(反射光)が基板61内に入射し、その赤外光が基板61内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域73間の電界によりP+半導体領域73-2の方向へと導かれ、N+半導体領域71-2内へと移動する。
[0067]
 これにより、N+半導体領域71-2には、N+半導体領域71-2内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Bや増幅トランジスタ、垂直信号線VSL等を介してカラム処理部23で検出される。
[0068]
 すなわち、N+半導体領域71-2の蓄積電荷DET_Bが、そのN+半導体領域71-2に直接接続されたFD部Bに転送され、FD部Bに転送された電荷DET_Bに応じた信号が増幅トランジスタや垂直信号線VSLを介してカラム処理部23により読み出される。そして、読み出された信号に対して、カラム処理部23においてAD変換処理等の処理が施され、その結果得られた検出信号が信号処理部31へと供給される。
[0069]
 なお、このときN+半導体領域71-2における場合と同様にしてN+半導体領域71-1で検出された電子に応じた検出信号も適宜測距に用いられるようにしてもよい。
[0070]
 このようにして、同じ画素51において互いに異なる期間の光電変換で得られた検出信号が得られると、信号処理部31は、それらの検出信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
[0071]
 このように互いに異なるN+半導体領域71へと信号キャリアを振り分けて、それらの信号キャリアに応じた検出信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
[0072]
<タップTの平面形状例>
 図3は、画素51における第1のタップTAおよび第2のタップTBの平面図である。
[0073]
 図3において、図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
[0074]
 図3に示されるように各タップTは、P+半導体領域73の周囲をN+半導体領域71で囲む構造となっている。より具体的には、タップTの中心位置には、矩形状のP+半導体領域73が形成されており、そのP+半導体領域73を中心として、P+半導体領域73の周囲が矩形状、より詳細には矩形枠形状のN+半導体領域71により囲まれている。
[0075]
 なお、図3では、P+半導体領域73とN+半導体領域71との間の分離部75や、酸化膜64の図示は省略されている。
[0076]
 外部から入射してくる赤外光は、オンチップレンズ62によって、画素51の中心部分、すなわち第1のタップTAおよび第2のタップTBの中間部分に集光される。これにより、赤外光が画素51に隣接する画素51へと入射してクロストークが発生してしまうことを抑制することができる。また、赤外光が、直接、タップTに入射すると電荷分離効率、すなわちCmod(Contrast between active and inactive tap)やModulation contrastが低下するので、それらの低下も抑制することができる。
[0077]
 ここで、光電変換で得られた電荷DETに応じた信号の読み出しが行われる方のタップT、つまり光電変換で得られた電荷DETが検出されるべきタップTをアクティブタップ(active tap)とも称する。
[0078]
 逆に、基本的には光電変換で得られた電荷DETに応じた信号の読み出しが行われない方のタップT、つまりアクティブタップではない方のタップTをイナクティブタップ(inactive tap)とも称する。
[0079]
 上述の例では、P+半導体領域73に1.5Vの電圧が印加される方のタップTがアクティブタップであり、P+半導体領域73に0Vの電圧が印加される方のタップTがイナクティブタップである。
[0080]
 Cmodは、以下の式(1)で計算され、入射した赤外光の光電変換で発生した電荷のうちの何%分の電荷がアクティブタップであるタップTのN+半導体領域71で検出できるか、つまり電荷に応じた信号を取り出せるかを表す指標であり、電荷分離効率を示している。式(1)において、I0は、2つの電荷検出部(P+半導体領域73)の一方で検出される信号であり、I1は、他方で検出される信号である。
 Cmod={|I0-I1|/(I0+I1)}×100・・・(1)
[0081]
 したがって、例えば外部から入射した赤外光がイナクティブタップの領域に入射し、そのイナクティブタップ内で光電変換が行われると、光電変換により発生した信号キャリアである電子が、イナクティブタップ内のN+半導体領域71に移動してしまう可能性が高い。そうすると、光電変換により得られた一部の電子の電荷がアクティブタップ内のN+半導体領域71で検出されなくなり、Cmod、つまり電荷分離効率が低下してしまう。
[0082]
 そこで、画素51では、2つのタップTから略等距離の位置にある画素51の中心部分付近に赤外光が集光されるようにすることで、外部から入射した赤外光がイナクティブタップの領域で光電変換されてしまう確率を低減させ、電荷分離効率を向上させることができる。また、画素51ではModulation contrastも向上させることができる。換言すれば、光電変換により得られた電子がアクティブタップ内のN+半導体領域71へと誘導され易くすることができる。
[0083]
<画素分離のDTIを設けた構造例>
 図2に示した画素51の構造において、隣接画素間の分離特性を向上させ、クロストークを抑制するため、画素51と画素51の間に分離構造を設けることができる。
[0084]
 図4は、図2に示した画素51の隣接画素間に分離構造を設けた構成を示す断面図である。
[0085]
 図4において、図2と対応する部分については同一の符号を付してあり、その部分の説明は省略する。
[0086]
 図4の画素51は、画素分離部としてのDTI(Deep Trench Isolation)65-1および65-2が設けられている点で図2に示した画素51と異なり、その他の点で図2の画素51と共通する。DTI65-1および65-2は、隣接する画素51との境界部分の基板61内に、基板61の裏面側から所定の深さで形成されている。以下、DTI65-1および65-2を特に区別する必要のない場合、単にDTI65と称する。DTI65は、例えば、酸化膜で形成することができる。また、DTI65は、例えば、タングステン(W)、アルミニウム(Al)、銅(Cu)、チタン(Ti)等の金属膜の外周を、酸化シリコン(SiO2)や酸窒化シリコン(SiON)などの絶縁膜で覆う(囲む)構造としてもよい。
[0087]
 このように埋め込み型のDTI65を形成することで、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
[0088]
<3.複数画素の断面構成例>
 図2および図4で示した画素51の断面構成では、基板61の光入射面とは反対の表面側に形成された多層配線層の図示が省略されていた。
[0089]
 そこで、図5および図6に、多層配線層を省略しない形で、隣接する複数画素の断面図を示す。
[0090]
 図5は、図3のB-B’線における断面図であり、図6は、図3のA-A’線における断面図である。
[0091]
 なお、図5および図6は、図4に示したDTI65を備える画素51が複数並んだ断面図である。図5および図6においても、図3および図4と対応する部分については同一の符号を付してあり、その部分の説明は省略する。
[0092]
 オンチップレンズ62が画素毎に形成されている基板61の光入射面側とは反対側に、多層配線層111が形成されている。言い換えれば、オンチップレンズ62と多層配線層111との間に、半導体層である基板61が配置されている。多層配線層111は、5層の金属膜M1乃至M5と、その間の層間絶縁膜112とで構成される。なお、図5では、多層配線層111の5層の金属膜M1乃至M5のうち、最も外側の金属膜M5が見えない場所にあるため図示されていないが、図5の断面図と異なる方向からの断面図である図6においては図示されている。
[0093]
 図6に示されるように、多層配線層111の基板61との界面部分の画素境界領域には、画素トランジスタTrが形成されている。画素トランジスタTrは、図12および図13で後述する転送トランジスタ121、リセットトランジスタ123、増幅トランジスタ124、または、選択トランジスタ125などのいずれかである。
[0094]
 多層配線層111の5層の金属膜M1乃至M5のうち、最も基板61に近い金属膜M1には、電源電圧を供給するための電源線113、P+半導体領域73-1または73-2に所定の電圧を印加するための電圧印加配線114、および、入射光を反射する部材である反射部材115が含まれる。図6の金属膜M1において、電源線113および電圧印加配線114以外の配線は反射部材115となるが、図が煩雑となるのを防止するため一部の符号が省略されている。反射部材115は、入射光を反射させる目的で設けられる。反射部材115は、平面視において電荷検出部であるN+半導体領域71-1および71-2と重なるように、N+半導体領域71-1および71-2の下方に配置されている。なお、反射部材115の代わりに、遮光部材を設けてもよい。
[0095]
 基板61側から2層目の金属膜M2では、例えば、金属膜M1の電圧印加配線114に接続されている電圧印加配線116、図12および図13で後述する駆動信号TRG、駆動信号RST、選択信号SEL、駆動信号FDGなどを伝送する制御線117、GND等の所定のVSS電位のVSS配線などが形成されている。また、金属膜M2では、図12および図13で後述するFD122や付加容量127が形成されている。
[0096]
 基板61側から3層目の金属膜M3では、例えば、垂直信号線VSLや、VSS配線などが形成される。
[0097]
 基板61側から4層目および5層目の金属膜M4およびM5では、例えば、タップTの電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX_AまたはMIX_Bを印加するための電圧供給線118および119が形成されている。
[0098]
 なお、多層配線層111の5層の金属膜M1乃至M5の平面配置の詳細については、図18乃至図23を参照して後述する。
[0099]
<4.タップTのその他の平面形状例>
 図7乃至図11を参照して、タップTのその他の平面形状について説明する。
[0100]
 なお、図7乃至図11において、図3と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
[0101]
(タップTAの第1の変形例)
 図7は、画素51における第1のタップTAおよび第2のタップTBの第1の変形例を示す平面図である。
[0102]
 図3では、第1のタップTAおよび第2のタップTBの各タップTの平面形状が、矩形状とされていた。
[0103]
 図7に示される第1の変形例では、第1のタップTAおよび第2のタップTBの各タップTの平面形状が円形状とされている。より具体的には、各タップTの中心位置に円形状のP+半導体領域73が形成されており、そのP+半導体領域73を中心として、P+半導体領域73の周囲が円形状(円環状)のN+半導体領域71により囲まれている。
[0104]
(タップTAの第2の変形例)
 図8は、画素51における第1のタップTAおよび第2のタップTBの第2の変形例を示す平面図である。
[0105]
 図3では、各タップTのN+半導体領域71が、P+半導体領域73の外周を囲むように形成されていたが、図8に示される第2の変形例では、ライン形状のN+半導体領域71が、ライン形状のP+半導体領域73を長手方向に垂直な方向から挟み込むように形成されている。したがって、ライン形状のP+半導体領域73の短辺の端面は、N+半導体領域71で囲まれていない。
[0106]
 ライン形状とされるN+半導体領域71およびP+半導体領域73の横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
[0107]
(タップTAの第3の変形例)
 図9は、画素51における第1のタップTAおよび第2のタップTBの第3の変形例を示す平面図である。
[0108]
 図3では、各タップTは、P+半導体領域73をN+半導体領域71で囲む構成とされていた。換言すれば、タップTの内側にP+半導体領域73が形成され、外側にN+半導体領域71が形成されていた。
[0109]
 N+半導体領域71とP+半導体領域73の配置は反対でもよい。
[0110]
 図9の各タップTは、図3の各タップTのN+半導体領域71とP+半導体領域73の配置を反対にして構成されている。
[0111]
 具体的には、図9の各タップTは、矩形状のN+半導体領域71をP+半導体領域73で囲む構成とされている。換言すれば、N+半導体領域71が形成され、外側にP+半導体領域73が形成されている。
[0112]
(タップTAの第4の変形例)
 図10は、画素51における第1のタップTAおよび第2のタップTBの第4の変形例を示す平面図である。
[0113]
 図10の各タップTは、図8の各タップTのN+半導体領域71とP+半導体領域73の配置を反対にして構成されている。
[0114]
 具体的には、図10の各タップTは、ライン形状のP+半導体領域73が、ライン形状のN+半導体領域71を長手方向に垂直な方向から挟み込むように形成されている。
[0115]
 ライン形状とされるN+半導体領域71およびP+半導体領域73の横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
[0116]
(タップTAの第5の変形例)
 図11は、画素51における第1のタップTAおよび第2のタップTBの第5の変形例を示す平面図である。
[0117]
 図11においては、2x3で配列された6つの画素51が、画素51A乃至51Hとして区別されている。
[0118]
 各画素51の第1のタップTAおよび第2のタップTBは、電圧印加部としてのP+半導体領域73を、隣接する画素51どうしで共有する構造とすることができる。以下、電圧印加部としてのP+半導体領域73を、異なる画素51の2つのタップTが共有する構造を、共有タップ構造とも称する。
[0119]
 図11に示される第5の変形例は、図8の各タップTの電圧印加部であるP+半導体領域73を、垂直方向(上下方向)に隣接する2つの画素51で共有した共有タップ構造である。
[0120]
 具体的には、画素51Aと画素51Cの画素境界に配置されたP+半導体領域73-1は、画素51Aの第1のタップTAの電圧印加部であるP+半導体領域73と、画素51Cの第1のタップTAの電圧印加部であるP+半導体領域73とを兼ねている。
[0121]
 画素51Bと画素51Dの画素境界に配置されたP+半導体領域73-1は、画素51Bの第1のタップTAの電圧印加部であるP+半導体領域73と、画素51Dの第1のタップTAの電圧印加部であるP+半導体領域73-1とを兼ねている。
[0122]
 画素51Aと画素51Eの画素境界に配置されたP+半導体領域73-2は、画素51Bの第2のタップTBの電圧印加部であるP+半導体領域73と、画素51Eの第2のタップTBの電圧印加部であるP+半導体領域73とを兼ねている。
[0123]
 画素51Bと画素51Fの画素境界に配置されたP+半導体領域73-2は、画素51Bの第2のタップTBの電圧印加部であるP+半導体領域73と、画素51Fの第2のタップTBの電圧印加部であるP+半導体領域73とを兼ねている。
[0124]
 画素51Cと画素51Gの画素境界に配置されたP+半導体領域73-2と、画素51Dと画素51Hの画素境界に配置されたP+半導体領域73-2も同様に、垂直方向に隣接する2つの画素51の第2のタップTBの電圧印加部であるP+半導体領域73を兼ねている。
[0125]
 このように隣接画素間で各タップTの電圧印加部のP+半導体領域73を共有する共有タップ構造においても、図2を参照して説明した動作によって間接ToF方式による測距を行うことができる。
[0126]
 図11のように共有タップ構造では、第1のタップTAのP+半導体領域73-1と第2のタップTBのP+半導体領域73-2との距離など、電界、つまり電流を発生させるための対となるP+半導体領域間の距離が長くなる。換言すれば、隣接画素間で各タップTの電圧印加部のP+半導体領域73を共有することで、P+半導体領域間の距離を最大限に長くすることができる。これにより、2つのタップTのP+半導体領域間で電流が流れにくくなるので画素51の消費電力を低減させることができ、また画素の微細化にも有利である。
[0127]
 なお、図11は、図8のタップ構造を共有タップ構造とした構成であるが、例えば、図10のタップ構造を共有タップ構造とした場合には、N+半導体領域71が、隣接する画素51どうしで共有される構造となる。
[0128]
<5.画素の等価回路>
 図12は、画素51の等価回路を示している。
[0129]
 画素51は、N+半導体領域71-1およびP+半導体領域73-1等を含む第1のタップTAに対して、転送トランジスタ121A、FD122A、リセットトランジスタ123A、増幅トランジスタ124A、及び、選択トランジスタ125Aを有する。
[0130]
 また、画素51は、N+半導体領域71-2およびP+半導体領域73-2等を含む第2のタップTBに対して、転送トランジスタ121B、FD122B、リセットトランジスタ123B、増幅トランジスタ124B、及び、選択トランジスタ125Bを有する。
[0131]
 タップ駆動部21は、P+半導体領域73-1に所定の電圧MIX_A(第1の電圧)を印加し、P+半導体領域73-2に所定の電圧MIX_B(第2の電圧)を印加する。上述した例では、電圧MIX_AおよびMIX_Bの一方が1.5Vで、他方が0Vである。P+半導体領域73-1および73-2は、第1の電圧または第2の電圧が印加される電圧印加部である。
[0132]
 N+半導体領域71-1および71-2は、基板61に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
[0133]
 転送トランジスタ121Aは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域71-1に蓄積されている電荷をFD122Aに転送する。転送トランジスタ121Bは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域71-2に蓄積されている電荷をFD122Bに転送する。
[0134]
 FD122Aは、N+半導体領域71-1から供給された電荷DET_Aを一時保持する。FD122Bは、N+半導体領域71-2から供給された電荷DET_Bを一時保持する。FD122Aは、図2を参照して説明したFD部Aに対応し、FD122Bは、FD部Bに対応するものである。
[0135]
 リセットトランジスタ123Aは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD122Aの電位を所定のレベル(電源電圧VDD)にリセットする。リセットトランジスタ123Bは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD122Bの電位を所定のレベル(電源電圧VDD)にリセットする。なお、リセットトランジスタ123Aおよび123Bがアクティブ状態とされるとき、転送トランジスタ121Aおよび121Bも同時にアクティブ状態とされる。
[0136]
 増幅トランジスタ124Aは、ソース電極が選択トランジスタ125Aを介して垂直信号線VSLAに接続されることにより、垂直信号線VSLAの一端に接続されている定電流源回路部126Aの負荷MOSとソースフォロワ回路を構成する。増幅トランジスタ124Bは、ソース電極が選択トランジスタ125Bを介して垂直信号線VSLBに接続されることにより、垂直信号線VSLBの一端に接続されている定電流源回路部126Bの負荷MOSとソースフォロワ回路を構成する。
[0137]
 選択トランジスタ125Aは、増幅トランジスタ124Aのソース電極と垂直信号線VSLAとの間に接続されている。選択トランジスタ125Aは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ124Aから出力される検出信号を垂直信号線VSLAに出力する。
[0138]
 選択トランジスタ125Bは、増幅トランジスタ124Bのソース電極と垂直信号線VSLBとの間に接続されている。選択トランジスタ125Bは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ124Bから出力される検出信号を垂直信号線VSLBに出力する。
[0139]
 画素51の転送トランジスタ121Aおよび121B、リセットトランジスタ123Aおよび123B、増幅トランジスタ124Aおよび124B、並びに、選択トランジスタ125Aおよび125Bは、例えば、垂直駆動部22によって制御される。
[0140]
<画素のその他の等価回路構成例>
 図13は、画素51のその他の等価回路を示している。
[0141]
 図13において、図12と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
[0142]
 図13の等価回路では、図12の等価回路に対し、付加容量127と、その接続を制御する切替トランジスタ128が、第1のタップTAおよび第2のタップTBの双方に対して追加されている。
[0143]
 具体的には、転送トランジスタ121AとFD122Aとの間に、切替トランジスタ128Aを介して付加容量127Aが接続されており、転送トランジスタ121BとFD122Bとの間に、切替トランジスタ128Bを介して付加容量127Bが接続されている。
[0144]
 切替トランジスタ128Aは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量127Aを、FD122Aに接続させる。切替トランジスタ128Bは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量127Bを、FD122Bに接続させる。
[0145]
 垂直駆動部22は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ128Aおよび128Bをアクティブ状態として、FD122Aと付加容量127Aを接続するとともに、FD122Bと付加容量127Bを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。
[0146]
 一方、入射光の光量が少ない低照度のときには、垂直駆動部22は、切替トランジスタ128Aおよび128Bを非アクティブ状態として、付加容量127Aおよび127Bを、それぞれ、FD122Aおよび122Bから切り離す。
[0147]
 図12の等価回路のように、付加容量127は省略してもよいが、付加容量127を設け、入射光量に応じて使い分けることにより、高ダイナミックレンジを確保することができる。
[0148]
<6.垂直信号線VSLの配線例>
 受光装置1では、図1を参照して説明したように、画素アレイ部20の行列状に配列された画素51の各画素列に対して、4本の垂直信号線VSLが配置されている。
[0149]
 図14乃至図17は、1画素列に対して4本の垂直信号線VSLを配置する場合の受光装置1の配線例を示している。
[0150]
(垂直信号線VSLの第1の配線例)
 図14は、垂直信号線VSLの第1の配線例を示している。
[0151]
 図14に示される各画素51の画素回路は、図12に示した回路と同一であるので、符号が適宜省略されている。また、図14の各画素51の各タップTの構成としては、図11に示した共有タップ構造が採用されている。
[0152]
 なお、図14では、1画素列のみを図示するが、他の画素列についても同様である。また、図14では、1画素列に並ぶ4つの画素51を、画素51A乃至51Dと区別するとともに、1画素列に配置される4本の垂直信号線VSLを、垂直信号線VSL0乃至VSL3と区別して示している。
[0153]
 図14の第1の配線例では、垂直方向に隣接する2つの画素51が1つのペアを構成し、ペアとなる2つの画素51の第1のタップTAが同一の垂直信号線VSLに接続され、ペアとなる2つの画素51の第2のタップTBが同一の垂直信号線VSLに接続されている。
[0154]
 具体的には、画素51Aと画素51Bのペアの第1のタップTAは、垂直信号線VSL0に接続され、画素51Aと画素51Bのペアの第2のタップTBは、垂直信号線VSL2に接続されている。画素51Cと画素51Dのペアの第1のタップTAは、垂直信号線VSL1に接続され、画素51Cと画素51Dのペアの第2のタップTBは、垂直信号線VSL3に接続されている。
[0155]
 これにより、垂直信号線VSL0は、画素51Aと画素51Bのペアの第1のタップTAの検出信号をカラム処理部23に出力し、垂直信号線VSL1は、画素51Cと画素51Dのペアの第1のタップTAの検出信号をカラム処理部23に出力する。垂直信号線VSL2は、画素51Aと画素51Bのペアの第2のタップTBの検出信号をカラム処理部23に出力し、垂直信号線VSL3は、画素51Cと画素51Dのペアの第2のタップTBの検出信号をカラム処理部23に出力する。したがって、4本の垂直信号線VSL0乃至VSL3は、第1のタップTAの検出信号を伝送する2本(垂直信号線VSL0,VSL1)と、第2のタップTBの検出信号を伝送する2本(垂直信号線VSL2,VSL3)とが隣り合う配列(TA,TA,TB,TB)となる。
[0156]
 1画素列に4本の垂直信号線VSL0乃至VSL3を配置したことにより、受光装置1は、1画素単位で各画素51の検出信号を出力する第1の駆動モードでは、奇数行または偶数行の2行単位で、検出信号を画素アレイ部20の外(カラム処理部23)へ出力することができる。したがって、読み出し速度を高速化することができる。
[0157]
 一方、2つのタップTの検出信号を合算出力する第2の駆動モードでは、受光装置1は、ペアとなる2画素の第1のタップTAまたは第2のタップTBの検出信号を合算し、4行単位で、検出信号を画素アレイ部20の外へ出力することができる。解像度向上のため、画素数が増加し、1画素当たりの信号量が少ない場合であっても、2画素の検出信号を合算することにより、十分なS/N比を確保することができる。
[0158]
(垂直信号線VSLの第2の配線例)
 図15は、垂直信号線VSLの第2の配線例を示している。
[0159]
 図15において、図14に示した第1の配線例と同様の点についての説明は適宜省略し、第1の配線例と異なる点について説明する。
[0160]
 図15の第2の配線例は、ペアとなる2つの画素51の第1のタップTAどうしが同一の垂直信号線VSLに接続され、ペアとなる2つの画素51の第2のタップTBどうしが同一の垂直信号線VSLに接続される点で、第1の配線例と共通する。
[0161]
 ただし、図14に示した第1の配線例では、ペアとなる2つの画素51Aと画素51Bにおいて、第1のタップTAが垂直信号線VSL0に接続されている点は同じであるが、第2のタップTBが、垂直信号線VSL2ではなく、垂直信号線VSL1に接続されている。
[0162]
 ペアとなる2つの画素51Cと画素51Dについては、第1の配線例では、ペアとなる第2のタップTBが垂直信号線VSL3に接続されている点は同じであるが、第1のタップTAが、垂直信号線VSL1ではなく、垂直信号線VSL2に接続されている。
[0163]
 これにより、第2の配線例では、垂直信号線VSL0は、画素51Aと画素51Bのペアの第1のタップTAの検出信号を出力し、垂直信号線VSL1は、画素51Aと画素51Bのペアの第2のタップTBの検出信号をカラム処理部23に出力する。垂直信号線VSL2は、画素51Cと画素51Dのペアの第1のタップTAの検出信号を出力し、垂直信号線VSL3は、画素51Cと画素51Dのペアの第2のタップTBの検出信号を出力する。したがって、4本の垂直信号線VSL0乃至VSL3は、第1のタップTAの検出信号を伝送する垂直信号線VSLと、第2のタップTBの検出信号を伝送する垂直信号線VSLが交互に配置された配列(TA,TB,TA,TB)となる。
[0164]
 第2の配線例における第1の駆動モードと第2の駆動モードの駆動は、第1の配線例と同様である。したがって、第1の駆動モードでは、読み出し速度を高速化することができる。第2の駆動モードでは、1画素当たりの信号量が少ない場合であっても、2画素の検出信号を合算することにより、十分なS/N比を確保することができる。
[0165]
 図14の第1の配線例および図15の第2の配線例では、2つのタップTの検出信号を合算出力する第2の駆動モードのとき、検出信号を合算する2つのタップTが、ペアを構成する2画素内に閉じられる。これにより、上下に隣接する2つのペア間の第1のタップTAまたは第2のタップTBどうしの動作ずれを低減し、高速動作の歪みを低減することができる。
[0166]
 さらに、図15の第2の配線例では、第1のタップTAの検出信号を伝送する垂直信号線VSLと、第2のタップTBの検出信号を伝送する垂直信号線VSLとが交互に配置された配列(TA,TB,TA,TB)となることで、隣り合う垂直信号線VSLどうしのカップリング容量を均一にして、ノイズを低減することができる。
[0167]
(垂直信号線VSLの第3の配線例)
 図16は、垂直信号線VSLの第3の配線例を示している。
[0168]
 図16において、図14に示した第1の配線例と同様の点についての説明は適宜省略し、第1の配線例と異なる点について説明する。
[0169]
 図16の第3の配線例では、2つの検出信号を合算して出力する第2の駆動モードのとき、第1のタップTAおよび第2のタップTBのいずれにおいても、検出信号の合算対象となる2つのタップTが電圧印加部のP+半導体領域73を共有している。
[0170]
 例えば、画素51Aと画素51Bの画素境界に配置された2つの第2のタップTBは、ともに垂直信号線VSL2に接続されているので、第2の駆動モードのとき、検出信号を合算して出力する2つのタップTであり、画素51Aと画素51Bの画素境界に配置されたP+半導体領域73を共有している。
[0171]
 画素51Bと画素51Cの画素境界に配置された2つの第1のタップTAは、ともに垂直信号線VSL1に接続されているので、第2の駆動モードのとき、検出信号を合算して出力する2つのタップTであり、画素51Bと画素51Cの画素境界に配置されたP+半導体領域73を共有している。
[0172]
 画素51Cと画素51Dの画素境界に配置された2つの第2のタップTBは、ともに垂直信号線VSL3に接続されているので、第2の駆動モードのとき、検出信号を合算して出力する2つのタップTであり、画素51Cと画素51Dの画素境界に配置されたP+半導体領域73を共有している。
[0173]
 これに対して、図14に示した第1の配線例では、第2の駆動モードのとき、第2のタップTBについては、第3の配線例と同様に、電圧印加部のP+半導体領域73を共有しているが、第1のタップTAについては、検出信号の合算対象となる2つのタップTは、電圧印加部のP+半導体領域73を共有していなかった。
[0174]
 例えば、図14の画素51Aと画素51Bのペアにおいて、第2のタップTBについては、検出信号の合算対象である画素51Aの第2のタップTBと、画素51Bの第2のタップTBとで、画素51Aと画素51Bの画素境界に配置されたP+半導体領域73を共有しているが、第1のタップTAについては、検出信号の合算対象である画素51Aの第1のタップTAと、画素51Bの第1のタップTAとは、P+半導体領域73を共有していない。換言すれば、画素51Aの第1のタップTAのP+半導体領域73と、画素51Bの第1のタップTAのP+半導体領域73は、異なるP+半導体領域73とされている。
[0175]
 また、図16の第3の配線例では、画素51Aと、その上の不図示の画素51の画素境界に配置された共有タップ構造の2つの第1のタップTAが、ともに垂直信号線VSL0に接続される。画素51Aと画素51Bの画素境界に配置された共有タップ構造の2つの第2のタップTBが、ともに垂直信号線VSL2に接続されている。画素51Bと画素51Cの画素境界に配置された共有タップ構造の2つの第1のタップTAが、ともに垂直信号線VSL1に接続されている。画素51Cと画素51Dの画素境界に配置された共有タップ構造の2つの第2のタップTBが、ともに垂直信号線VSL3に接続されている。これにより、4本の垂直信号線VSL0乃至VSL3は、第1のタップTAの検出信号を伝送する2本(垂直信号線VSL0,VSL1)と、第2のタップTBの検出信号を伝送する2本(垂直信号線VSL2,VSL3)とが隣り合う配列(TA,TA,TB,TB)となる。
[0176]
 受光装置1は、1画素単位で各画素51の検出信号を出力する第1の駆動モードでは、奇数行または偶数行の2行単位で、検出信号を画素アレイ部20の外(カラム処理部23)へ出力する。したがって、読み出し速度を高速化することができる。
[0177]
 一方、2つのタップTの検出信号を合算出力する第2の駆動モードでは、受光装置1は、2画素相当の2つの第1のタップTAまたは第2のタップTBの検出信号を合算し、4行相当の単位で、検出信号を画素アレイ部20の外へ出力する。1画素当たりの信号量が少ない場合であっても、十分なS/N比を確保することができる。
[0178]
 第3の配線例によれば、第2の駆動モードにおいて、検出信号を合算出力する2つのタップTの電圧印加部であるP+半導体領域73が共有されているので、検出信号を合算出力する2つのタップTに印加される印加電圧のばらつきを抑制することができる。
[0179]
(垂直信号線VSLの第4の配線例)
 図17は、垂直信号線VSLの第4の配線例を示している。
[0180]
 図17において、上述した第1乃至第3の配線例と同様の点についての説明は適宜省略し、第1乃至第3の配線例と異なる点について説明する。
[0181]
 図17の第4の配線例は、図15に示した第2の配線例に対して、2つの検出信号を合算して出力する第2の駆動モードのとき、検出信号の合算対象となる2つのタップTが、電圧印加部のP+半導体領域73を共有するようにした構成である。
[0182]
 換言すれば、図17の第4の配線例は、2つの検出信号を合算して出力する第2の駆動モードのとき、第1のタップTAおよび第2のタップTBのいずれにおいても、検出信号の合算対象となる2つのタップTが電圧印加部のP+半導体領域73を共有している点で、図16の第3の配線例と共通する。
[0183]
 一方、図16の第3の配線例では、画素51Aと画素51Bの画素境界に配置された2つの第2のタップTBが垂直信号線VSL2に接続されていたが、図17の第4の配線例では、垂直信号線VSL1に接続されている。また、第3の配線例では、画素51Bと画素51Cの画素境界に配置された2つの第1のタップTAが垂直信号線VSL1に接続されていたが、図17の第4の配線例では、垂直信号線VSL2に接続されている。これにより、4本の垂直信号線VSL0乃至VSL3は、図15に示した第2の配線例と同様に、第1のタップTAの検出信号を伝送する垂直信号線VSLと、第2のタップTBの検出信号を伝送する垂直信号線VSLが交互に配置された配列(TA,TB,TA,TB)となっている。
[0184]
 受光装置1は、1画素単位で各画素51の検出信号を出力する第1の駆動モードでは、奇数行または偶数行の2行単位で、検出信号を画素アレイ部20の外(カラム処理部23)へ出力する。したがって、読み出し速度を高速化することができる。
[0185]
 一方、2つのタップTの検出信号を合算出力する第2の駆動モードでは、受光装置1は、2画素相当の2つの第1のタップTAまたは第2のタップTBの検出信号を合算し、4行相当の単位で、検出信号を画素アレイ部20の外へ出力する。1画素当たりの信号量が少ない場合であっても、十分なS/N比を確保することができる。
[0186]
 第4の配線例によれば、第2の駆動モードにおいて、検出信号を合算出力する2つのタップTの電圧印加部であるP+半導体領域73が共有されているので、検出信号を合算出力する2つのタップTに印加される印加電圧のばらつきを抑制することができる。
[0187]
 1画素列に対して4本の垂直信号線VSLを配置した第1乃至第4の配線例によれば、信号出力を画素単位として解像度を向上させる駆動モード(第1の駆動モード)と、解像度の向上よりも信号のS/N比を改善させる駆動モード(第2の駆動モード)を、用途等に応じて使い分けることができる。言い換えれば、多画素化を実現しつつ、多画素化による測距精度低下を抑制することができる。
[0188]
<7.5層の金属膜M1乃至M5の平面配置例>
 次に、図18乃至図23を参照して、基板61の光入射面側とは反対側に形成された多層配線層111の詳細構成について説明する。
[0189]
 なお、図18乃至図23に示す構成は、図5および図6で説明した構成に対応するが、別形態の構成として、異なる符号を付して説明する。
[0190]
 図18は、基板61と多層配線層111との界面である画素トランジスタTrのゲート電極やコンタクトが形成されているゲート形成面の平面図である。
[0191]
 図18の左側の平面図は、画素アレイ部20の垂直方向に配列された複数画素の領域を含む平面図であり、所定の1つの画素51の領域が破線で示されている。図18の右側の平面図は、左側の平面図において破線で示された画素51付近の領域の拡大図である。拡大図には、第1のタップTAおよび第2のタップTBの領域が破線で示されている。
[0192]
 基板61のゲート形成面は、画素トランジスタTrのゲート電極、電圧印加部であるP+半導体領域73とのコンタクト、電荷検出部であるN+半導体領域71とのコンタクトなどが形成されているアクティブ領域181と、それ以外の酸化膜領域182とで構成される。酸化膜領域182は、例えば、図2の酸化膜64や分離部75などに相当する。なお、図19乃至図23では、位置関係の参考のため、アクティブ領域181を、符号を省略して下層に重ねて示している。
[0193]
 1つの画素51の領域において、N+半導体領域71-1およびP+半導体領域73-1等を含む第1のタップTAと、N+半導体領域71-2およびP+半導体領域73-2等を含む第2のタップTBとが、画素51の垂直方向の画素中間線(不図示)に対して対称となるように画素境界に配置されている。
[0194]
 第1のタップTAを制御する画素トランジスタTrである、転送トランジスタ121A、リセットトランジスタ123A、増幅トランジスタ124A、選択トランジスタ125A、及び、切替トランジスタ128Aと、第2のタップTBを制御する画素トランジスタTrである、転送トランジスタ121B、リセットトランジスタ123B、増幅トランジスタ124B、選択トランジスタ125B、及び、切替トランジスタ128Bとが、画素51の垂直方向の画素中間線に対して対称に配置されている。
[0195]
 第1のタップTAまたは第2のタップTBを制御する複数の画素トランジスタTrを、アクティブ領域181内に2列に配置することで、各画素トランジスタTrを余裕を持って配置でき、特に、増幅トランジスタ124のゲート電極を一番大きいサイズで形成することができるので、増幅トランジスタ124のノイズ特性を抑制することができる。
[0196]
 図19は、多層配線層111の5層の金属膜M1乃至M5のうちの、基板61に最も近い1層目である金属膜M1の平面配置例を示している。
[0197]
 図19の左側の平面図と右側の平面図の関係は、図18と同様である。
[0198]
 多層配線層111の1層目である金属膜M1には、画素51の第1のタップTAと第2のタップTBとの間に、赤外光を反射する反射部材115(図5)としての金属膜201Aおよび201Bが形成されている。金属膜201Aおよび201Bの境界は示していないが、金属膜201Aおよび201Bが、画素51の領域において、画素51の垂直方向に対して対称に形成されている。図19に示されるように、画素51の領域において、金属膜201Aおよび201Bの領域が最も大きく形成されており、基板61を通過して多層配線層111に入射された赤外光を、基板61へ再び反射させることで、基板61内で光電変換される赤外光の量をより多くすることができ、感度を向上させている。
[0199]
 なお、金属膜201Aおよび201Bの電位は、所定のVSS電位であり、本実施の形態では、例えば、GNDである。
[0200]
 金属膜202Aは、増幅トランジスタ124Aのゲート電極とFD122A(図20)とを接続する配線である。金属膜202Bは、増幅トランジスタ124Bのゲート電極とFD122B(図20)とを接続する配線である。金属膜202Aと金属膜202Bも、画素51の垂直方向の画素中間線に対して対称に配置されている。
[0201]
 金属膜203Aおよび203Bは、選択トランジスタ125Aおよび125Bに接続される配線である。金属膜204Aは、画素51の第1のタップTAの電荷検出部であるN+半導体領域71-1に接続される配線であり、金属膜204Bは、画素51の第2のタップTBの電荷検出部であるN+半導体領域71-2に接続される配線である。
[0202]
 金属膜205Aおよび205Bは、転送トランジスタ121Aおよび121Bに接続される配線である。金属膜206Aおよび206Bは、リセットトランジスタ123Aおよび123Bに接続される配線である。
[0203]
 第1のタップTAに関する金属膜203A乃至206Aと、第2のタップTBに関する金属膜203B乃至206Bとは、画素51の垂直方向の画素中間線に対して対称に配置されている。画素51の垂直方向の画素中間部に位置するコンタクト207には、電源電圧VDDが供給されている。
[0204]
 増幅トランジスタ124Aのゲート電極とFD122A(図20)とを接続する金属膜202Aと、電源電圧VDDが供給されているコンタクト207との間に、シールド配線としての金属膜201Aが配置されている。これにより、電源電圧VDDの電位変動に対するFD122Aの電位の影響量を低減し、ノイズを抑制している。
[0205]
 増幅トランジスタ124Aのゲート電極とFD122A(図20)とを接続する金属膜202Aと、選択トランジスタ125Aに接続される配線である金属膜203Aとの間にも、シールド配線としての金属膜201Aが配置されている。これにより、選択トランジスタ125Aの電位変動に対するFD122Aの電位の影響量を低減し、ノイズを抑制している。
[0206]
 増幅トランジスタ124Aのゲート電極とFD122A(図20)とを接続する金属膜202Aと、第1のタップTAの電荷検出部であるN+半導体領域71-1に接続される配線である金属膜204Aとの間にも、シールド配線としての金属膜201Aが配置されている。これにより、第1のタップTAの電荷検出部の電位変動に対するFD122Aの電位の影響量を低減し、ノイズを抑制している。
[0207]
 画素51の垂直方向の画素中間線に対して対称に配置されている第2のタップTBに関す金属膜201B乃至206Bについても同様のことが言える。
[0208]
 画素内の第1のタップTAを駆動する画素トランジスタTrと、第2のタップTBを駆動する画素トランジスタTrとが垂直方向に対称に配置されたことにより、配線負荷が第1のタップTAと第2のタップTBとで均等に調整されている。これにより、第1のタップTAと第2のタップTBの駆動バラツキを低減させている。
[0209]
 図20は、多層配線層111の5層の金属膜M1乃至M5のうちの、2層目である金属膜M2の平面配置例を示している。
[0210]
 図20の左側の平面図と右側の平面図の関係は、図18と同様である。
[0211]
 多層配線層111の2層目である金属膜M2には、画素51のFD122Aが、櫛形形状の金属膜211Aで形成されている。FD122Aとしての金属膜211Aの櫛形形状の間隙に挿入されるように、GND(VSS電位)の金属膜212Aが櫛形形状に形成されている。FD122Aとしての金属膜212Aと、GND(VSS電位)の金属膜212Aが、ともに櫛形形状で形成され、対向する領域を大きく確保することで、FD122Aの蓄積容量を上げ、ダイナミックレンジを広げることが可能となる。また、GNDの金属膜212Aは、FD122Aとしての金属膜211Aを囲むように周りに配置され、FD122Aの電位が、他の電位変化を受ける影響量を低減し、ノイズを抑制している。
[0212]
 金属膜M2には、画素51の垂直方向の画素中間線に対して、FD122Aと対称となる位置に、画素51のFD122Bが形成されている。FD122Bも、櫛形形状の金属膜211Bで形成され、櫛形形状の金属膜211Bと対向するように、櫛形形状のGND(VSS電位)の金属膜212Bが形成されている。GND(VSS電位)の金属膜212Bを、FD122Bとしての金属膜211Bを囲むように周りに配置することで、ノイズを抑制している。
[0213]
 金属膜M2において、FD122Aおよび122Bは、図18および図19の画素トランジスタTrの形成領域と重畳しない領域に配置されている。これにより、画素トランジスタTrに接続されている金属膜(配線)から受ける電位変動を低減し、ノイズを抑制している。なお、FD122Aおよび122Bが、図18および図19の画素トランジスタTrの形成領域の一部と重畳してもよい。
[0214]
 FD122Aとしての金属膜211Aは、2個以上のビアで、金属膜M1と接続されている。FD122Bとしての金属膜211Bも、2個以上のビアで、金属膜M1と接続されている。これにより、プロセスばらつきによる抵抗変化の影響を低減し、ノイズを低減している。
[0215]
 画素51の垂直方向の中間位置に配置されている金属膜213は、電源電圧VDDを供給する配線である。金属膜213の上下に配置されている金属膜214Aおよび214Bは、転送トランジスタ121Aおよび121Bに供給される駆動信号TRGを伝送する配線である。金属膜214Aおよび214Bより外側に配置されている金属膜215Aおよび215Bは、リセットトランジスタ123Aおよび123Bに供給される駆動信号RSTを伝送する配線である。金属膜215Aおよび215Bより外側に配置されている金属膜216Aおよび216Bは、選択トランジスタ125Aおよび125Bに供給される選択信号SELを伝送する配線である。
[0216]
 第1のタップTAまたは第2のタップTBを制御する複数の画素トランジスタTrの制御信号を伝送する配線を、画素51の垂直方向の画素中間線を基準に対称に配置することで、第1のタップTAと第2のタップTBの駆動バラツキを低減させている。
[0217]
 図21は、多層配線層111の5層の金属膜M1乃至M5のうちの、3層目である金属膜M3の平面配置例を示している。
[0218]
 図21の左側の平面図と右側の平面図の関係は、図18と同様である。
[0219]
 3層目である金属膜M3には、垂直信号線VSL0乃至VSL3が配置されている。垂直信号線VSL0乃至VSL3それぞれの両隣には、配線221乃至225のいずれかが配置され、配線221乃至225は、いずれも、GND(VSS電位)に接続されている。垂直信号線VSL0乃至VSL3それぞれの間に、GNDに接続された配線221乃至225のいずれかを配置することで、隣り合う垂直信号線VSLからの電位変動を低減し、ノイズを抑制している。なお、垂直信号線VSL0乃至VSL3のうち、隣り合う2つの垂直信号線VSLの電位が同電位である場合には、その間のGND配線(配線221乃至225のいずれか)は省略してもよい。
[0220]
 垂直信号線VSL0乃至VSL3が配置される領域は、画素51における平面方向の位置が、金属膜M2のFD122Aおよび122Bと重畳しない領域とされている。これにより、FD122Aおよび122Bが、垂直信号線VSL0乃至VSL3から受ける電位変動を低減し、ノイズを抑制している。
[0221]
 金属膜M2のFD122Aおよび122Bとしての金属膜211Aおよび211Bの位置に相当する金属膜M3の領域には、GND(VSS電位)に接続されている配線231が配置されている。これにより、金属膜M2のFD122Aおよび122Bとしての金属膜211Aおよび211Bと、金属膜M3のGND配線を、積層方向でも対向させることにより、FD122の容量を増加させるとともに、電位変動を低減し、ノイズを抑制している。
[0222]
 図22は、多層配線層111の5層の金属膜M1乃至M5のうちの、4層目である金属膜M4の平面配置例を示している。
[0223]
 図22の左側の平面図と右側の平面図の関係は、図18と同様である。
[0224]
 多層配線層111の4層目の金属膜M4には、各画素51のタップTの電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX_AまたはMIX_Bを印加するための電圧供給線241-1および241-2が形成されている。図22の例では、電圧供給線241-1が、破線で示される画素51の第1のタップTAにビアを介して接続されており、電圧供給線241-2が、破線で示される画素51の第2のタップTBにビアを介して接続されている。図22の電圧供給線241-1および241-2のうち、斜線の格子パターンで示される領域は、図23に示す金属膜M5と接続されているビア領域を示している。
[0225]
 金属膜M4の電圧供給線241-1および241-2の垂直方向に伸びる配線領域は、金属膜M3の垂直信号線VSL0乃至VSL3の領域と、平面方向において重畳しない領域とされている。これにより、垂直信号線VSL0乃至VSL3の電位が、電圧供給線241-1および241-2の電圧MIX_AまたはMIX_Bから受ける影響を抑え、ノイズを抑制している。
[0226]
 図23は、多層配線層111の5層の金属膜M1乃至M5のうちの、5層目である金属膜M5の平面配置例を示している。
[0227]
 図23の左側の平面図と右側の平面図の関係は、図18と同様である。
[0228]
 多層配線層111の5層目の金属膜M5には、各画素51のタップTの電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX_AまたはMIX_Bを印加するための電圧供給線251-1および251-2が形成されている。図23の例では、電圧供給線251-1が、金属膜M4の電圧供給線241-1と同様に、第1のタップTAに接続される配線であり、電圧供給線251-2が、第2のタップTBに接続される配線である。
[0229]
 ただし、金属膜M5の電圧供給線251-1は、第1のタップTAに直接は接続されておらず、金属膜M4の電圧供給線241-1を介して、第1のタップTAに所定の電圧MIX_Aを印加する。図23の金属膜M5の電圧供給線251-1において、斜線の格子パターンで示される領域が、電圧供給線241-1と電圧供給線251-1とが積層方向に接続されているビア領域を示している。
[0230]
 同様に、金属膜M5の電圧供給線251-2は、第2のタップTBに直接は接続されておらず、金属膜M4の電圧供給線241-2を介して、第2のタップTBに所定の電圧MIX_Bを印加する。図23の金属膜M5の電圧供給線251-2において、斜線の格子パターンで示される領域が、電圧供給線241-2と電圧供給線251-2とが積層方向に接続されているビア領域を示している。
[0231]
 図22の金属膜M4と図23の金属膜M5とを参照して分かるように、電圧供給線241-1および251-1間のビア領域の位置と、電圧供給線241-2および251-2間のビア領域の位置が、垂直方向にずれて配置されている。これにより、電圧供給線241-1および251-1間のビア領域と、電圧供給線241-2および251-2間のビア領域の平面方向の距離をできるだけ離すことができるので、ビア形成が容易になり、製造プロセスを安定させることができる。
[0232]
 4層目の金属膜M4の電圧供給線241と、5層目の金属膜M5の電圧供給線251の2層を画素アレイ部20の垂直方向に配線し、垂直方向の各画素51のタップTに印加する所定の電圧MIX_AまたはMIX_Bを2層で伝送するように構成したことにより、垂直方向の配線抵抗が下がり、伝搬遅延が低減されるので、画素アレイ部20の面内の特性ばらつきを抑制することができる。
[0233]
<8.DTIの構成例>
 図4乃至図6では、タップTの電圧印加部であるP+半導体領域73を共有しないタップ構造(非共有タップ構造)を採用した画素51において、画素分離部としてDTI65を設けた構造について説明した。
[0234]
 次に、図24乃至図32を参照して、共有タップ構造のタップTを有する画素51に、画素分離部としてのDTIを設ける構造について説明する。
[0235]
(第1の画素分離構造)
 図24のAは、第1の画素分離構造を示す平面図である。なお、図24のAにおいて、実線で示される画素51の境界線は、隣接する画素51どうしの区切りを説明するためのものであり、何らかの構造物を表すものではない。この点は図25乃至図32についても同様である。
[0236]
 図24のBは、図24のAの破線部分に相当する、タップTを通る線分の画素断面図である。
[0237]
 第1の画素分離構造では、図24のAに示されるように、画素51の境界部に、DTI301が配置されている。DTI301の平面形状は格子状であり、各格子のピッチは、画素ピッチに等しい。
[0238]
 DTI301は、図24のBに示されるように、基板61の光入射面側である裏面側から所定の深さまで掘り込んで形成される溝部(トレンチ)に絶縁物(例えば、SiO2)を埋め込んで形成されている。DTI301の溝部に埋め込まれる材料は、例えば、SiO2などの絶縁層のみで構成されてもよいし、タングステンなどの金属層の外側(画素中心側)を、絶縁物で覆う2重構造でもよい。DTI301は、タップT(第1のタップTAまたは第2のタップTB)の電圧印加部であるP+半導体領域73の少なくとも一部と平面視で重なるように配置されている。また、DTI301の上面には、画素間遮光膜63が形成されている。
[0239]
 第1の画素分離構造のDTI301を形成することにより、各画素51へ一旦入射された赤外光が、隣接する画素51へと入射してクロストークが発生してしまうことを抑制することができる。また、画素間における赤外光の分離特性を向上させることができるので、感度を向上させることができる。
[0240]
(第2の画素分離構造)
 図25は、第2の画素分離構造を示す平面図である。
[0241]
 第2の画素分離構造においても、図25に示されるように、画素51の画素境界に沿って格子状に、DTI302が配置されている。
[0242]
 図25の破線部分の画素断面図は、図24のBに示した第1の画素分離構造の断面図と同じになるので、図示を省略する。
[0243]
 図24の第1の画素分離構造と、図25の第2の画素分離構造との違いは、第1の画素分離構造では、格子が交差する交差部にも、DTI301が形成されているのに対して、第2の画素分離構造では、格子が交差する交差部には、DTI302が形成されていない点である。DTI302の形成方法や、溝部に埋め込まれる材料は、DTI301と同様である。
[0244]
 第2の画素分離構造のDTI302を形成することにより、各画素51へ一旦入射された赤外光が、隣接する画素51へと入射してクロストークが発生してしまうことを抑制することができる。また、画素間における赤外光の分離特性を向上させることができるので、感度を向上させることができる。
[0245]
 さらに、格子状の交差部に分離構造を形成しないようにしたDTI302によれば、DTIを形成する際に交差部の溝部の幅(平面方向の幅)が太くなり、溝部が過剰に深くなることで、過電流発生要因となることを抑制することができる。
[0246]
(第3の画素分離構造)
 図26のAは、第3の画素分離構造を示す平面図である。
[0247]
 図26のBは、図26のAの破線部分に相当する、タップTを通る線分の画素断面図である。
[0248]
 図26のAに示されるように、第3の画素分離構造は、図24のAに示した第1の画素分離構造と同様に、画素ピッチと等しい間隔の格子状で、DTI303が配置されている。第3の画素分離構造のDTI303と、第1の画素分離構造のDTI301との相違点は、DTI303が形成されている位置である。
[0249]
 すなわち、第3の画素分離構造のDTI303の位置は、第1の画素分離構造のDTI301の位置に対して、垂直方向および水平方向に格子の半ピッチだけずれている。換言すれば、第1の画素分離構造のDTI301は、格子の交差部が画素51の境界部の位置となるように形成されていたが、第3の画素分離構造のDTI303は、格子の交差部が画素51の平面領域の中心部の位置となるように形成されている。
[0250]
 第1のタップTAと第2のタップTBとを結ぶ線分上にはDTI303が形成されているので、図26のAの破線部分に相当する画素断面図は、図26のBに示されるようになる。
[0251]
 オンチップレンズ62は、画素51の平面領域の中心部、換言すれば、第1のタップTAと第2のタップTBとの中間位置に、入射光が集光されるように形成されている。したがって、入射光の集光部分が、DTI303の交差部分となり、DTI303による入射光の回折が増えるので、感度を向上させることができる。
[0252]
(第4の画素分離構造)
 図27のAは、第4の画素分離構造を示す平面図である。
[0253]
 図27のBは、図27のAの破線部分に相当する、タップTを通る線分の画素断面図である。
[0254]
 第4の画素分離構造では、DTI304が形成されている。DTI304は、第3の画素分離構造のDTI303の交差部を設けないようにした構造である。換言すれば、第4の画素分離構造のDTI304は、格子の交差部が画素51の平面領域の中心部の位置となるように形成されている点で、図26の第3の画素分離構造と共通し、交差部に分離構造が設けられていない点で、図25の第2の画素分離構造と共通する。
[0255]
 第4の画素分離構造によれば、第3の画素分離構造と同様に、DTI304の交差部分が画素領域の中心部となるので、DTI304による入射光の回折が増え、感度を向上させることができる。
[0256]
 また、DTI304は、格子状の交差部に分離構造が形成されないので、第2の画素分離構造と同様に、溝部を過剰に深く形成してしまうことで、過電流発生要因となることを抑制することができる。
[0257]
(第5の画素分離構造)
 図28のAは、第5の画素分離構造を示す平面図である。
[0258]
 図28のBは、図28のAの破線部分に相当する、タップTを通る線分の画素断面図である。
[0259]
 第5の画素分離構造では、DTI311が形成されている。DTI311の平面形状は格子状であり、各格子のピッチは、画素ピッチの半分(1/2)となっている。
[0260]
 換言すれば、第5の画素分離構造のDTI311は、図24に示した第1の画素分離構造のDTI301、または、図26に示した第3の画素分離構造のDTI303の格子ピッチを、半分に変更した分離構造である。これにより、DTI311は、画素51の境界部に形成されるとともに、矩形の画素領域を垂直方向および水平方向に2分する線上にも形成されている。
[0261]
 図28のAの破線部分に相当する画素断面図は、図28のBのようになり、図26のBと同様である。
[0262]
 第5の画素分離構造によれば、第1の画素分離構造と同様に、各画素51へ一旦入射された赤外光が、隣接する画素51へと入射してクロストークが発生してしまうことを抑制することができる。また、第3の画素分離構造と同様に、入射光の集光部分が、DTI311の交差部分となり、DTI311による入射光の回折が増えるので、感度を向上させることができる。
[0263]
(第6の画素分離構造)
 図29のAは、第6の画素分離構造を示す平面図である。
[0264]
 図29のBは、図29のAの破線部分に相当する、タップTを通る線分の画素断面図である。
[0265]
 第6の画素分離構造では、DTI312が形成されている。DTI312は、図28に示した第5の画素分離構造のDTI311の交差部を設けないようにした構造である。具体的には、DTI312の平面形状は格子状であり、各格子のピッチは画素ピッチの半分(1/2)である。DTI312は、図29のBに示されるように、格子状の交差部に相当する、画素境界部と画素中心部には設けられない。
[0266]
 第6の画素分離構造によれば、第1の画素分離構造と同様に、各画素51へ一旦入射された赤外光が、隣接する画素51へと入射してクロストークが発生してしまうことを抑制することができる。また、第3の画素分離構造と同様に、入射光の集光部分が、DTI312の交差部分となり、DTI312による入射光の回折が増えるので、感度を向上させることができる。さらに、格子状の交差部にDTI312が形成されないので、第2の画素分離構造と同様に、溝部を過剰に深く形成してしまうことで、過電流発生要因となることを抑制することができる。
[0267]
(反射防止構造を付加した画素構造)
 図24乃至図29に示した第1乃至第6の画素分離構造を有する画素51には、基板61の光入射面に、微細な凹凸構造を形成することができる。
[0268]
 図30は、図24に示した第1の画素分離構造を有する画素51に、凹凸構造を設けた画素構造を示す平面図および断面図である。
[0269]
 したがって、図30と図24とは、基板61の光入射面に、凹凸部321が設けられているか否かのみが異なり、その他の部分は同一である。
[0270]
 図30のAの平面図に示されるように、凹凸部321は、画素領域の中心部を含む領域に形成されている。凹凸部321は、図30のBの断面図に示されるように、例えば、タップT側に頂点を有する四角錐形状の複数の領域が規則的に並ぶように配列された逆ピラミッド構造となっている。各四角錐の底面形状は、例えば正方形となっており、各四角錐形状の領域はタップT側に凸となるように、基板61が掘り込まれて形成されている。なお、凹凸部321は、光が入射する側であるオンチップレンズ62側に頂点を有する複数の四角錐の領域が、規則的に配列された順ピラミッド構造としてもよい。なお、逆ピラミッド構造または順ピラミッド構造の頂点部は、曲率を有し、丸みのある形状でもよい。
[0271]
 図30の例では、凹凸部321は、四角錐形状を3x3で配列した構造としているが、繰り返し単位(四角錐形状)のサイズや配列数は任意である。図30の例では、画素領域の中心付近にしか凹凸部321が形成されていないが、DTI301が形成されていない部分であれば、基板61の光入射面のどの領域に形成してもよい。DTI301の部分を除く、全ての光入射面に凹凸部321を形成してもよい。
[0272]
 図示は省略するが、図25乃至図29に示した第2乃至第6の画素分離構造を有する画素51にも、基板61の光入射面に、凹凸部321を形成することができる。
[0273]
 凹凸部321により入射光の回折光が増加し、屈折率の勾配がつくので、反射が低減される。その結果、光電変換される入射光の光量を増加させることができるので、感度を向上させることができる。
[0274]
(第7の画素分離構造)
 図31のAは、第7の画素分離構造を示す平面図である。
[0275]
 図31のBは、図31のAの破線部分に相当する、タップTを通る線分の画素断面図である。
[0276]
 第7の画素分離構造では、DTI331が形成されている。図24の第1の画素分離構造のDTI301と比較すると、DTI301は、隣接する2つの画素51で共有される障壁として画素51の境界部に形成されていたが、図31のDTI331は、画素ごとに個別の障壁となるように形成されている。その結果、DTI331が、図31のBに示されるように、隣接する画素間で2重の障壁となるように形成されている。
[0277]
 図31のAの平面図に示されるように、画素51の境界部に沿って、矩形状に形成されたDTI331の角部は、各辺が直角にならないように面取りされ、90度の交差が形成されない形状となっている。これにより、交差部の溝部形成時の欠陥やダメージの発生を抑制することができ、ノイズ電荷の発生を抑制することができる。
[0278]
 DTI331により、各画素51へ一旦入射された赤外光が、隣接する画素51へと入射してクロストークが発生してしまうことを抑制することができる。また、画素間における赤外光の分離特性を向上させることができるので、感度を向上させることができる。
[0279]
(反射防止構造を付加した画素構造)
 第7の画素分離構造に対しても、凹凸構造を設けることができる。
[0280]
 図32は、図31に示した第7の画素分離構造を有する画素51に、凹凸部321を設けた平面図および断面図である。したがって、図31と図32とは、基板61の光入射面に、凹凸部321が設けられているか否かのみが異なり、その他の部分は同一である。
[0281]
 なお、図30に示した凹凸部321は、繰り返し単位である四角錐形状を3x3で配列した構造としたが、図32の凹凸部321は、四角錐形状を4x4で配列した構造とされている。
[0282]
 第7の画素分離構造においても、凹凸部321を設けることにより、入射光の回折光が増加し、屈折率の勾配がつくので、反射が低減される。その結果、光電変換される入射光の光量を増加させることができるので、感度を向上させることができる。
[0283]
 なお、上述した第1乃至第7の画素分離構造として示したDTI301、DTI302、DTI303、DTI304、DTI311、DTI312、および、DTI331には、DTIの側壁及び底面を固定電荷膜で覆うようにして、固定電荷膜を追加した構成とすることができる。
[0284]
 固定電荷膜を追加する場合には、基板61の光入射面側である裏面側から所定の深さまで掘り込んで形成される溝部(トレンチ)の側壁及び底面に固定電荷膜を成膜してから、絶縁物を埋め込めばよい。固定電荷膜としては、シリコン等の基板61上に堆積することにより固定電荷を発生させてピニングを強化させることが可能な材料を用いることが好ましく、負の電荷を有する高屈折率材料膜または高誘電体膜を用いることができる。具体的な材料としては、例えば、ハフニウム(Hf)、アルミニウム(Al)、ジルコニウム(Zr)、タンタル(Ta)及びチタン(Ti)のうち少なくとも1つの元素を含む酸化物または窒化物を適用することができる。成膜方法としては、例えば、化学気相成長法(以下、CVD(Chemical Vapor Deposition)法)、スパッタリング法、原子層蒸着法(以下、ALD(Atomic Layer Deposition)法)等が挙げられる。ALD法を用いれば、成膜中に界面準位を低減するSiO2膜を同時に1nm程度の膜厚に形成することができる。また、上記以外の材料としては、ランタン(La)、プラセオジム(Pr)、セリウム(Ce)、ネオジム(Nd)、プロメチウム(Pm)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)及びイットリウム(Y)のうち少なくとも1つの元素を含む酸化物または窒化物等が挙げられる。さらに、上記固定電荷膜は、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
[0285]
 上述の固定電荷膜の材料には、絶縁性を損なわない範囲で、膜中にシリコン(Si)や窒素(N)が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン(Si)や窒素(N)が添加されることによって、膜の耐熱性やプロセスの中でイオン注入の阻止能力を上げることが可能になる。
[0286]
 DTIの側壁及び底面を固定電荷膜で覆うことにより、固定電荷膜に接する面に反転層が形成される。これにより、シリコン界面が反転層によりピンニングされるため、暗電流の発生が抑制される。暗電流の発生が抑制されることで、画素51の感度向上に寄与する。また、基板61に溝部を形成する場合、溝部の側壁及び底面に物理的ダメージが発生し、溝部の周辺部でピニング外れが発生する可能性がある。この問題点に対し、溝部の側壁及び底面に固定電荷を多く持つ固定電荷膜を形成することによりピニング外れが防止される。DTIの側壁及び底面に固定電荷膜を形成する場合、基板61の光入射面側に形成される固定電荷膜66と一体で同時形成することができる。
[0287]
<9.受光装置の基板構成例>
 図1の受光装置1は、図33のA乃至Cのいずれかの基板構成を採用することができる。
[0288]
 図33のAは、受光装置1を、1枚の半導体基板511と、その下の支持基板512で構成した例を示している。
[0289]
 この場合、上側の半導体基板511には、上述した画素アレイ部20に対応する画素アレイ領域551と、画素アレイ領域551の各画素を制御する制御回路552と、検出信号の信号処理回路を含むロジック回路553とが形成される。
[0290]
 制御回路552には、上述した垂直駆動部22や水平駆動部24などが含まれる。ロジック回路553には、検出信号のAD変換処理などを行うカラム処理部23や、画素内の2つ以上のタップTそれぞれで取得された検出信号の比率から距離を算出する距離算出処理、キャリブレーション処理などを行う信号処理部31が含まれる。
[0291]
 あるいはまた、受光装置1は、図33のBに示されるように、画素アレイ領域551と制御回路552が形成された第1の半導体基板521と、ロジック回路553が形成された第2の半導体基板522とを積層した構成とすることも可能である。なお、第1の半導体基板521と第2の半導体基板522は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
[0292]
 あるいはまた、受光装置1は、図33のCに示されるように、画素アレイ領域551のみが形成された第1の半導体基板531と、各画素を制御する制御回路と検出信号を処理する信号処理回路を、1画素単位または複数画素のエリア単位に設けたエリア制御回路554が形成された第2の半導体基板532とを積層した構成とすることも可能である。第1の半導体基板531と第2の半導体基板532は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
[0293]
 図33のCの受光装置1のように、1画素単位またはエリア単位で制御回路と信号処理回路を設けた構成によれば、分割制御単位ごとに最適な駆動タイミングやゲインを設定することができ、距離や反射率によらず、最適化された距離情報を取得することができる。また、画素アレイ領域551の全面ではなく、一部の領域のみを駆動させて、距離情報を算出することもできるので、動作モードに応じて消費電力を抑制することも可能である。
[0294]
<10.測距モジュールの構成例>
 図34は、受光装置1を用いて測距情報を出力する測距モジュールの構成例を示すブロック図である。
[0295]
 測距モジュール600は、発光部611、発光制御部612、および、受光部613を備える。
[0296]
 発光部611は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部611は、光源として、波長が780nm乃至1000nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部612から供給される矩形波の発光制御信号CLKpに同期して、照射光を発生する。
[0297]
 なお、発光制御信号CLKpは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号CLKpは、サイン波であってもよい。
[0298]
 発光制御部612は、発光制御信号CLKpを発光部611および受光部613に供給し、照射光の照射タイミングを制御する。この発光制御信号CLKpの周波数は、例えば、20メガヘルツ(MHz)である。なお、発光制御信号CLKpの周波数は、20メガヘルツ(MHz)に限定されず、5メガヘルツ(MHz)などであってもよい。
[0299]
 受光部613は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体までの距離を画素ごとに階調値で表したデプス画像を生成して、出力する。
[0300]
 受光部613には、上述した受光装置1が用いられ、受光部613としての受光装置1は、例えば、発光制御信号CLKpに基づいて、画素アレイ部20の各画素51の第1のタップTAおよび第2のタップTBそれぞれの電荷検出部(N+半導体領域71)で検出された信号強度から、距離情報を画素ごとに算出する。
[0301]
 以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール600の受光部613として、図1の受光装置1を組み込むことができる。測距モジュール600の受光部613として、上述した受光装置1の各構成例、例えば、各画素列に対して4本の垂直信号線VSLが配線された受光装置を採用することにより、測距モジュール600としての解像度や読み出し速度を向上させることができる。
[0302]
 以上のように、本技術によればCAPDセンサとしての受光装置の測距特性を向上させることができる。
[0303]
 なお、本技術では、以上において説明したタップ構造と、垂直信号線VSLの配線を任意に組み合わせることが可能である。例えば、受光装置1は、各画素列に対して4本の垂直信号線VSLが配置した構成に対して、共有タップ構造または非共有タップ構造のどちらの構成を採用してもよい。また、共有タップ構造または非共有タップ構造の画素と、第1乃至第7の画素分離構造とを任意に組み合わせることも可能である。
[0304]
 また、以上においては信号キャリアとして電子を用いる例について説明したが、光電変換で発生した正孔を信号キャリアとして用いるようにしてもよい。そのような場合、信号キャリアを検出するための電荷検出部がP+半導体領域により構成され、基板内に電界を発生させるための電圧印加部がN+半導体領域により構成されるようにし、タップTに設けられた電荷検出部において、信号キャリアとしての正孔が検出されるようにすればよい。
[0305]
<11.移動体への応用例>
 本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
[0306]
 図35は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
[0307]
 車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図35に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
[0308]
 駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
[0309]
 ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
[0310]
 車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
[0311]
 撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
[0312]
 車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
[0313]
 マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
[0314]
 また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
[0315]
 また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
[0316]
 音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図35の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
[0317]
 図36は、撮像部12031の設置位置の例を示す図である。
[0318]
 図36では、車両12100は、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
[0319]
 撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。撮像部12101及び12105で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
[0320]
 なお、図36には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
[0321]
 撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
[0322]
 例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
[0323]
 例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
[0324]
 撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
[0325]
 以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。具体的には、例えば図1に示した受光装置1を撮像部12031に適用することで、解像度や読み出し速度等の特性を向上させることができる。
[0326]
 また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
[0327]
 また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
[0328]
 なお、本技術は、以下の構成を取ることができる。
(1)
 光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部を備え、
 前記第1のタップと前記第2のタップは、電圧を印加する電圧印加部を有し、
 前記画素アレイ部は、基板の光入射面側から所定の深さまで掘り込んで形成された溝部を有し、
 前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている
 受光装置。
(2)
 前記溝部の平面形状は、格子状である
 前記(1)に記載の受光装置。
(3)
 格子のピッチは、画素ピッチに等しい
 前記(2)に記載の受光装置。
(4)
 格子のピッチは、画素ピッチの半分に等しい
 前記(2)に記載の受光装置。
(5)
 前記溝部は、格子の交差部に形成されていない
 前記(2)乃至(4)のいずれかに記載の受光装置。
(6)
 前記溝部は、格子の交差部が前記画素の境界部の位置である
 前記(2)乃至(5)のいずれかに記載の受光装置。
(7)
 前記溝部は、格子の交差部が前記画素の中心部の位置である
 前記(2)乃至(5)のいずれかに記載の受光装置。
(8)
 前記溝部は、隣接する画素間で2重に形成されている
 前記(1)乃至(3)のいずれかに記載の受光装置。
(9)
 前記溝部には、絶縁層または金属層が埋め込まれている
 前記(1)乃至(7)のいずれかに記載の受光装置。
(10)
 前記画素アレイ部は、基板の光入射面側の画素間に遮光膜をさらに有する
 前記(1)乃至(9)のいずれかに記載の受光装置。
(11)
 前記電圧印加部は、隣接する2つの画素で共有されている
 前記(1)乃至(10)のいずれかに記載の受光装置。
(12)
 前記画素は、基板の光入射面に凹凸部を有する
 前記(1)乃至(11)のいずれかに記載の受光装置。
(13)
 光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部を備え、
 前記第1のタップと前記第2のタップは、電圧を印加する電圧印加部を有し、
 前記画素アレイ部は、基板の光入射面側から所定の深さまで掘り込んで形成された溝部を有し、
 前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている
 受光装置
 を備える測距モジュール。

符号の説明

[0329]
 1 受光装置, 20 画素アレイ部, 21 タップ駆動部, 51 画素, TA 第1のタップ, TB 第2のタップ, VSL(VSL0乃至VSL3) 垂直信号線, 61 基板, 62 オンチップレンズ, 71 N+半導体領域, 73 P+半導体領域, 111 多層配線層, M1乃至M5 金属膜, 121 転送トランジスタ, 122 FD, 123 リセットトランジスタ, 124 増幅トランジスタ, 125 選択トランジスタ, 127 付加容量, 128 切替トランジスタ, 301乃至304 DTI, 311,312 DTI, 321 凹凸部,331 DTI

請求の範囲

[請求項1]
 光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部を備え、
 前記第1のタップと前記第2のタップは、電圧を印加する電圧印加部を有し、
 前記画素アレイ部は、基板の光入射面側から所定の深さまで掘り込んで形成された溝部を有し、
 前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている
 受光装置。
[請求項2]
 前記溝部の平面形状は、格子状である
 請求項1に記載の受光装置。
[請求項3]
 格子のピッチは、画素ピッチに等しい
 請求項2に記載の受光装置。
[請求項4]
 格子のピッチは、画素ピッチの半分に等しい
 請求項2に記載の受光装置。
[請求項5]
 前記溝部は、格子の交差部に形成されていない
 請求項2に記載の受光装置。
[請求項6]
 前記溝部は、格子の交差部が前記画素の境界部の位置である
 請求項2に記載の受光装置。
[請求項7]
 前記溝部は、格子の交差部が前記画素の中心部の位置である
 請求項2に記載の受光装置。
[請求項8]
 前記溝部は、隣接する画素間で2重に形成されている
 請求項2に記載の受光装置。
[請求項9]
 前記溝部には、絶縁層または金属層が埋め込まれている
 請求項1に記載の受光装置。
[請求項10]
 前記画素アレイ部は、基板の光入射面側の画素間に遮光膜をさらに有する
 請求項1に記載の受光装置。
[請求項11]
 前記電圧印加部は、隣接する2つの画素で共有されている
 請求項1に記載の受光装置。
[請求項12]
 前記画素は、基板の光入射面に凹凸部を有する
 請求項1に記載の受光装置。
[請求項13]
 光電変換部にて光電変換された電荷を検出する第1のタップと、前記光電変換部にて光電変換された電荷を検出する第2のタップとを有する画素が行列状に2次元配置された画素アレイ部を備え、
 前記第1のタップと前記第2のタップは、電圧を印加する電圧印加部を有し、
 前記画素アレイ部は、基板の光入射面側から所定の深さまで掘り込んで形成された溝部を有し、
 前記溝部は、前記電圧印加部の少なくとも一部と平面視で重なるように配置されている
 受光装置
 を備える測距モジュール。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]

[ 図 31]

[ 図 32]

[ 図 33]

[ 図 34]

[ 図 35]

[ 図 36]