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1. WO2020195955 - ANALOG-TO-DIGITAL CONVERTER, SENSOR SYSTEM, AND TEST SYSTEM

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明 細 書

発明の名称 アナログデジタルコンバータ、センサシステム、及びテストシステム

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

0005   0006   0007   0008   0009   0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083  

産業上の利用可能性

0084  

符号の説明

0085  

請求の範囲

1   2   3   4   5   6   7   8   9  

図面

1   2   3  

明 細 書

発明の名称 : アナログデジタルコンバータ、センサシステム、及びテストシステム

技術分野

[0001]
 本開示は、一般にアナログデジタルコンバータ(ADコンバータ)、それを用いたセンサシステム、及びテストシステムに関し、より詳細にはアナログ信号をデジタル変換するADコンバータ、それを用いたセンサシステム、及びテストシステムに関する。

背景技術

[0002]
 従来、逐次比較型AD変換器の低消費電力を維持しながら、ΔΣ型AD変換器のような高分解能化を図るノイズシェーピング型逐次比較AD変換器(ADコンバータ)が知られている(例えば、特許文献1参照)。
[0003]
 特許文献1のノイズシェーピング型逐次比較AD変換器は、通常の逐次比較型AD変換器に、積分回路を追加した構成である。特許文献1のノイズシェーピング型逐次比較AD変換器では、逐次比較動作をLSB(最下位ビット)まで行った後の容量DAC(デジタルアナログコンバータ)の残差電圧を積分し、次のサンプリングにフィードバックすることで、出力データにノイズシェーピング特性が得られる。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2017-147712号公報

発明の概要

[0005]
 ADコンバータにおいて、出力データの高分解能化を図るためには、ノイズシェーピング型AD変換器のデジタルフィルタ等のデジタル変換処理に時間を要するためレイテンシが大きくなる。そのため、ADコンバータの出力データを用いて、センサシステムが異常状態であるか否かを判定するテスト処理を行う場合、テスト処理の時間が長くなるおそれがあった。
[0006]
 本開示は、上記事由に鑑みてなされており、その目的は、テスト処理の時間の短縮を図ることができるADコンバータ、及びそれを用いたセンサシステム、及びテストシステムを提供することにある。
[0007]
 本開示の一態様に係るADコンバータは、入力部と、AD変換部と、第1出力部と、第2出力部と、を備える。入力部は、センサから出力されたアナログ信号が入力される。AD変換部は、アナログ信号をデジタル変換して第1デジタルデータ及び第2デジタルデータを生成する。第1出力部は、第1デジタルデータを制御回路に出力する。第2出力部は、第1出力部が第1デジタルデータを出力する前に、第2デジタルデータをテスト制御部に出力する。テスト制御部は、テストモードにおいて、第2デジタルデータに基づいて、センサを含むセンサシステムが異常状態であるか否かを判定する。
[0008]
 本開示の一態様に係るセンサシステムは、本開示の一態様に係るADコンバータと、センサと、を備える。
[0009]
 本開示の一態様に係るテストシステムは、本開示の一態様に係るセンサシステムと、テスト制御部と、を備える。
[0010]
 本開示では、テスト処理の時間の短縮を図ることができるという効果がある。

図面の簡単な説明

[0011]
[図1] 図1は、本開示の一実施形態に係るADコンバータを含むセンサシステム、及びテストシステムのブロック図である。
[図2] 図2は、同上のADコンバータの動作説明図である。
[図3] 図3は、本開示の一実施形態の第1変形例及び第2変形例に係るADコンバータを含むセンサシステム、及びテストシステムのブロック図である。

発明を実施するための形態

[0012]
 以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。この実施形態及び変形例以外であっても、本開示の技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
[0013]
 (実施形態)
 (1)構成
 図1に、本実施形態に係るADコンバータ1(AD:Analog to Digital)を備えるセンサシステム100、テストシステム300のブロック図を示す。
[0014]
 本実施形態のADコンバータ1は、センサシステム100のアナログフロントエンド(センサ処理回路10)に用いられ、センサ101からのアナログ信号をデジタル変換するように構成されている。
[0015]
 センサ処理回路10は、ADコンバータ1と、アンプ11と、を備えており、センサ101からの信号を信号処理して制御回路200に出力する。
[0016]
 センサシステム100は、センサ101と、センサ処理回路10と、を備えている。
[0017]
 テストシステム300は、センサシステム100と、テスト制御部301と、を備えている。テスト制御部301は、ADコンバータ1の出力データに基づいて、センサシステム100が異常状態であるか否かを判定する。
[0018]
 センサ101は、測定対象の物理量、又はその変化量を検出するように構成されている。センサ101は、検出結果に応じた電圧値、又はキャパシタの容量値の変化からなるアナログ信号をセンサ処理回路10に出力する。つまり、センサ101は、アナログ信号を出力する信号出力部として機能する。センサ処理回路10は、センサ101から出力されたアナログ信号をデジタル変換して制御回路200に出力する。
[0019]
 本実施形態では、一例として、センサシステム100は、自動車等の移動体に適用される。センサ101は、測定対象として移動体の加速度を検出する加速度センサである。センサ101の検出結果を受け取る制御回路200は、自動車に搭載されるECU(Electronic Control Unit)である。なお、これらは一例であって、センサ101は、加速度センサに限らず、ジャイロセンサ、圧力センサ、モーションセンサ等であってもよい。また、センサシステム100は、自動車等の移動体とは異なる装置に適用されてもよい。
[0020]
 センサ処理回路10は、センサ101からのアナログ信号を信号処理して制御回路200に出力するアナログフロントエンドである。
[0021]
 センサ処理回路10は、ADコンバータ1と、アンプ11と、を備えている。
[0022]
 アンプ11は、センサ101からのアナログ信号を増幅するように構成されている。アンプ11には、センサ101が出力するアナログ信号が入力される。アンプ11は、入力されたアナログ信号が電圧の場合には振幅を所定の増幅率で増幅し、又はアナログ信号が容量値の変化の場合にはその容量値の変化を電圧もしくは電流の変化に変換した後に所定の増幅率で増幅し、後段に接続されたADコンバータ1に出力する。
[0023]
 ADコンバータ1は、AD変換部2と、入力部3と、第1出力部41と、第2出力部42と、を備えており、アナログ信号の振幅を所定ビット数のデジタルデータに変換して制御回路200、及びテスト制御部301に出力する。本実施形態では、一例として、ADコンバータ1は、21ビットのデジタルデータ(第1デジタルデータ)を制御回路200に出力し、9ビットのデジタルデータ(第2デジタルデータ)をテスト制御部301に出力するように構成されている。なお、第1デジタルデータ及び第2デジタルデータのビット数は一例であって、この値に限らない。
[0024]
 入力部3は、アンプ11と電気的に接続されている。入力部3は、センサ101から出力されたアナログ信号が、アンプ11を介して入力される。
[0025]
 AD変換部2は、第1AD変換器21と、第2AD変換器22と、デジタルフィルタ23と、を備える。第1AD変換器21と第2AD変換器22とは、縦続接続(直列接続)されており、第2AD変換器22は、第1AD変換器21の前段に設けられている。
[0026]
 第2AD変換器22は、逐次比較型AD変換器(SAR:Successive Approximation Register)である。第2AD変換器22は、容量DAコンバータ(DA:Digital to Analog)を備える。容量DAコンバータは、複数のコンデンサ(容量素子)を有する。各コンデンサは、一端が入力部3と電気的に接続され、他端が第1電圧源と第2電圧源とのいずれか一方に選択的に電気的に接続される。第1電圧源と第2電圧源とは、互いに出力電圧が異なる。
[0027]
 第2AD変換器22は、アナログ信号の振幅電圧と、容量DAコンバータで生成した電圧との比較動作を逐次的に繰り返すことで、多ビットのデジタルデータ(第2デジタルデータ)を生成する。具体的には、AD変換部2は、比較器及び逐次比較制御回路を有している。比較器が、入力部3に入力された入力電圧(アナログ信号の振幅)と、比較参照電圧とを比較する。そして、逐次比較制御回路が、比較器の比較結果に基づいて次ビットの逐次比較制御信号を生成して容量DAコンバータに出力する。容量DAコンバータの各コンデンサは、逐次比較制御信号に応じて、他端が第1電圧源と第2電圧源とのいずれか一方に選択的に電気的に接続される。第2AD変換器22は、この逐次比較動作を繰り返し行うことにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、第2AD変換器22は、9ビットの第2デジタルデータを生成する。
[0028]
 第1AD変換器21は、ΔΣ型AD変換器である。第1AD変換器21は、減算器、積分器、量子化器、及びDAコンバータを有しており、ΔΣ変調を行う。減算器は、差動アンプであり、第2AD変換器22における逐次比較動作を行った後の容量DAコンバータの残差電圧(量子化ノイズに相当)と、基準信号と、が入力される。減算器は、残差電圧から基準信号を減算する。積分器は、減算器での演算結果を累積加算する。量子化器は、積分器の演算結果と基準信号とを比較して1ビットのデジタル値を決定する。この量子化器の結果は、後段のデジタルフィルタ23、及びDAコンバータに出力される。DAコンバータは、1ビットDAコンバータであって、量子化器の結果に基づいて減算器にフィードバック出力する基準信号を決定する。
[0029]
 なお、第1AD変換器21は、減算器及び積分器を複数備える高次のΔΣ型AD変換器であってもよい。高次になるほど量子化ノイズを高周波側に移すことができ、変換精度を向上することができる。
[0030]
 デジタルフィルタ23は、第1AD変換器21の出力をフィルタ処理する。デジタルフィルタ23は、フィルタ処理として、帯域制限機能と、デシメーション(間引き)機能と、を有する。ΔΣAD変換器である第1AD変換器21の出力は、量子化ノイズのノイズシェーピングによる高周波ノイズを含み、オーバーサンプリングにより本来のサンプリング周波数よりもデータレートが高い。そこで、デジタルフィルタ23は、帯域制限機能により高周波ノイズを低減し、デシメーション機能によりデータレートを低減する。デジタルフィルタ23は、第1AD変換器21の1ビットの出力をフィルタ処理することにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、デジタルフィルタ23は、第1AD変換器21の出力をフィルタ処理することにより、第2AD変換器22で生成される9ビットの第2デジタルデータを上位ビットとする21ビットのデジタルデータ(第1デジタルデータ)を生成する。
[0031]
 第1出力部41は、デジタルフィルタ23で生成された21ビットの第1デジタルデータを出力するための出力ポートを有している。第1出力部41は、第1デジタルデータを制御回路200に出力する。制御回路200は、センサ101から出力されたアナログ信号をデジタル変換した第1デジタルデータに基づいて、制御対象の外部装置を制御する。
[0032]
 第2出力部42は、第2AD変換器22で生成された9ビットの第2デジタルデータを出力するための出力ポートを有している。第2出力部42は、第2デジタルデータをテスト制御部301に出力する。
[0033]
 テスト制御部301は、第2デジタルデータに基づいて、センサシステム100が異常状態であるか否かを判定する。具体的には、テスト制御部301は、判定部302と、信号出力部303と、を備えている。テスト制御部301は、動作モードとしてテストモードを有している。動作モードがテストモードである場合、テスト制御部301は、信号出力部303からセンサ101にテスト信号を送信する。センサ101は、テスト信号を受信すると、このテスト信号に応じた振幅のアナログ信号を出力する。センサ101から出力されたアナログ信号は、ADコンバータ1において第2デジタルデータにAD変換されて判定部302に出力される。判定部302は、受信した第2デジタルデータと、信号出力部303から出力されたテスト信号に対応する基準値(基準範囲)と、を比較することにより、センサシステム100が異常状態であるか否かを判定する。センサ101及びADコンバータ1が正常状態であれば、テスト信号に応じた第2デジタルデータがテスト制御部301に出力される。また、センサ101とADコンバータ1との少なくとも一方が異常状態である場合、第2デジタルデータが基準値(基準範囲)から外れた値となる。この場合、判定部302は、センサシステム100が異常状態であると判定する。
[0034]
 ここで、第1デジタルデータは、第2AD変換器22が9ビットの第2デジタルデータの生成を完了した後に、第1AD変換器21によるΔΣ変調、及びデジタルフィルタ23によるフィルタ処理で生成される。つまり、第2デジタルデータが生成された後に、第1デジタルデータが生成される。したがって、第2出力部42は、第1出力部41が第1デジタルデータを出力する前に、第2デジタルデータをテスト制御部301に出力する。つまり、第2デジタルデータのレイテンシ(遅延時間)は、第1デジタルデータよりも小さい。
[0035]
 なお、独立したテストモードではなく、通常動作中にテスト信号をセンサ101に重畳して、センサシステム100のテストを行ってもよい。
[0036]
 (動作例)
 本実施形態のADコンバータ1の動作例について、図2を参照して説明する。
[0037]
 ここでは、時点t0において、テスト信号を受信したセンサ101から入力部3に出力されたアナログ信号の振幅に対するAD変換処理について説明する。
[0038]
 AD変換部2の第2AD変換器22は、逐次比較動作を繰り返す。時点t1において、第2AD変換器22は、9ビットの第2デジタルデータの生成を完了する。第2出力部42は、第2AD変換器22が生成した9ビットの第2デジタルデータをテスト制御部301に出力する。なお、厳密には、第2AD変換器22が第2デジタルデータを生成してから、第2出力部42が第2デジタルデータを出力するまでの間には、第2出力部42の信号処理等による時間差を生じるが、当該時間差は僅かであるので、ここでは無視している。
[0039]
 また、時点t1において、第1AD変換器21は、ΔΣ変調を開始する。また、デジタルフィルタ23は、第1AD変換器21の出力のフィルタ処理を開始する。
[0040]
 時点t2において、デジタルフィルタ23はフィルタ処理が完了する。つまり、第2AD変換器22で生成される9ビットの第2デジタルデータを上位ビットとする21ビットの第1デジタルデータの生成が完了する。第1出力部41は、生成された21ビットの第1デジタルデータを制御回路200に出力する。なお、厳密には、デジタルフィルタ23が第1デジタルデータを生成してから、第1出力部41が第1デジタルデータを出力するまでの間には、第1出力部41の信号処理等による時間差を生じるが、当該時間差は僅かであるので、ここでは無視している。
[0041]
 このように、本実施形態のADコンバータ1は、第1デジタルデータを制御回路200に出力する前に、第2デジタルデータをテスト制御部301に出力する。第2デジタルデータは、第1デジタルデータに比べて分解能(ビット数)が低いが、レイテンシが小さい。つまり、本実施形態のADコンバータ1では、分解能が高い第1デジタルデータと、レイテンシが小さい第2デジタルデータとを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。
[0042]
 本実施形態では、ADコンバータ1は、分解能が高い第1デジタルデータを制御回路200に出力し、レイテンシが小さい第2デジタルデータをテスト制御部301に出力する。したがって、制御回路200は、分解能が高い第1デジタルデータに基づいて、制御対象の外部装置を制御することができるので、外部装置に対する制御の高精度化を図ることができる。また、テスト制御部301は、レイテンシが小さい第2デジタルデータが入力されるので、センサシステム100が異常状態であるか否かのテスト処理の時間の短縮を図ることができる。
[0043]
 また、本実施形態では、第1AD変換器21と第2AD変換器22とが直列接続されており、テスト処理に用いられる第2デジタルデータは、制御回路200に出力される第1デジタルデータの上位ビットに相当する。したがって、テスト制御部301によるテスト処理において、第2AD変換器22が正常であるか否か判定することができる。
[0044]
 (変形例)
 以下、本実施形態のADコンバータ1の変形例について説明する。
[0045]
 (第1変形例)
 第1変形例に係るADコンバータ1について、図3を参照して説明する。
[0046]
 なお、上述した実施形態のADコンバータ1と同様の構成には、同一の符号を付して説明を適宜省略する。
[0047]
 上述した例では、ADコンバータ1は、AD変換部2が複数のAD変換器を有するADコンバータであったが、これに限らない。
[0048]
 図3に示すように、AD変換部2は、単一のAD変換器24を備える構成であってもよい。本変形例のAD変換器24は、ノイズシェーピング型逐次比較AD変換器である。上述した第1AD変換器21(図1参照)は、シングルビットΔΣAD変換器であって、ΔΣ変調により1ビットのデジタルデータを生成してデジタルフィルタ23に出力する構成である。一方、AD変換器24は、多ビット(例えば9ビット)のノイズシェーピング特性を持ったデジタルデータを生成する。AD変換器24は、生成した9ビットのデジタルデータを第2デジタルデータとして、第2出力部42及び後段のデジタルフィルタ23に出力する。
[0049]
 第2出力部42は、AD変換器24で生成された第2デジタルデータをテスト制御部301に出力する。
[0050]
 デジタルフィルタ23は、AD変換器24で生成された9ビットのデジタルデータ(第2デジタルデータ)をフィルタ処理することにより、21ビットのデジタルデータ(第1デジタルデータ)を生成する。第1出力部41は、デジタルフィルタ23で生成された第1デジタルデータを制御回路200に出力する。
[0051]
 つまり、本変形例では、第2出力部42は、デジタルフィルタ23によるフィルタ処理前の第2デジタルデータをテスト制御部301に出力する。したがって、第2出力部42は、第1出力部41が第1デジタルデータを出力する前に、第2デジタルデータをテスト制御部301に出力することができる。つまり、第2デジタルデータのレイテンシ(遅延時間)は、第1デジタルデータよりも小さくなる。
[0052]
 (第2変形例)
 第2変形例に係るADコンバータ1について、図3を参照して説明する。
[0053]
 なお、上述した実施形態のADコンバータ1と同様の構成には、同一の符号を付して説明を適宜省略する。
[0054]
 上述した例では、ADコンバータ1は、AD変換部2が複数のAD変換器を有するADコンバータであったが、これに限らない。
[0055]
 図3に示すように、AD変換部2は、単一のAD変換器24を備える構成であってもよい。本変形例のAD変換器24は、マルチビットΔΣ型AD変換器である。上述した第1AD変換器21(図1参照)は、シングルビットΔΣAD変換器であって、ΔΣ変調により1ビットのデジタルデータを生成してデジタルフィルタ23に出力する構成である。一方、AD変換器24は、ΔΣ変調により多ビット(例えば4ビット)のデジタルデータを生成する。AD変換器24は、生成した4ビットのデジタルデータを第2デジタルデータとして、第2出力部42及び後段のデジタルフィルタ23に出力する。
[0056]
 第2出力部42は、AD変換器24で生成された第2デジタルデータをテスト制御部301に出力する。
[0057]
 デジタルフィルタ23は、AD変換器24で生成された4ビットのデジタルデータ(第2デジタルデータ)をフィルタ処理することにより、21ビットのデジタルデータ(第1デジタルデータ)を生成する。第1出力部41は、デジタルフィルタ23で生成された第1デジタルデータを制御回路200に出力する。
[0058]
 つまり、本変形例では、第2出力部42は、デジタルフィルタ23によるフィルタ処理前の第2デジタルデータをテスト制御部301に出力する。したがって、第2出力部42は、第1出力部41が第1デジタルデータを出力する前に、第2デジタルデータをテスト制御部301に出力することができる。つまり、第2デジタルデータのレイテンシ(遅延時間)は、第1デジタルデータよりも小さくなる。
[0059]
 (その他の変形例)
 上述した例では、第2AD変換器22(図1参照)は、逐次比較型AD変換器であったが、これに限らず他のAD変換アーキテクチャのAD変換器であってもよい。例えば、第2AD変換器22は、フラッシュ型AD変換器であってもよい。
[0060]
 フラッシュ型AD変化器では、複数の抵抗器と、複数のコンパレータと、を備える。複数の抵抗器は、基準電圧を出力する基準電源と回路グランドとの間に直列接続されており、基準電圧を複数に分圧した複数の基準分圧を生成する。複数の基準分圧と複数のコンパレータとは一対一に対応している。各コンパレータは、対応する基準分圧と、入力部3に入力されたアナログ信号の振幅とを比較する。フラッシュ型AD変換器は、各コンパレータの出力に基づいて、第2デジタルデータを生成する。フラッシュ型AD変換器では、逐次比較型AD変換器に比べて、デジタル変換処理に要する時間の短縮を図ることができる。
[0061]
 なお、第2AD変換器22は、逐次比較型AD変換器、フラッシュ型AD変換器とは異なるAD変換アーキテクチャのAD変換器であってもよい。例えば、第2AD変換器22は、パイプライン型AD変換器、シングルスロープ型AD変換器、二重積分型AD変換器、TDC型AD変換器(TDC:Time to Digital Converter)、サイクリック型AD変換器、インクリメンタル型AD変換器等であってもよい。また、第2AD変換器22は、第1AD変換器21と同じAD変換アーキテクチャであるΔΣ型AD変換器であってもよい。
[0062]
 また、第1AD変換器21は、逐次比較型AD変換器、フラッシュ型AD変換器、パイプライン型AD変換器、シングルスロープ型AD変換器、二重積分型AD変換器、TDC型AD変換器、サイクリック型AD変換器、インクリメンタル型AD変換器等であってもよい。
[0063]
 また、上述した例では、第1AD変換器21と第2AD変換器22とが直列接続されているが、第1AD変換器21と第2AD変換器22とが並列接続されていてもよい。
[0064]
 また、AD変換部2が備えるAD変換器は、2つに限らず、3つ以上のAD変換器を備えた構成であってもよい。
[0065]
 また、デジタルフィルタ23は、AD変換部2が備えるAD変換器の種類に応じて、適宜省略可能である。
[0066]
 (まとめ)
 第1態様に係るADコンバータ(1)は、入力部(3)と、AD変換部(2)と、第1出力部(41)と、第2出力部(42)と、を備える。入力部(3)は、センサ(101)から出力されたアナログ信号が入力される。AD変換部(2)は、アナログ信号をデジタル変換して第1デジタルデータ及び第2デジタルデータを生成する。第1出力部(41)は、第1デジタルデータを制御回路(200)に出力する。第2出力部(42)は、第1出力部(41)が第1デジタルデータを出力する前に、第2デジタルデータをテスト制御部(301)に出力する。テスト制御部(301)は、テストモードにおいて、第2デジタルデータに基づいて、センサ(101)を含むセンサシステム(100)が異常状態であるか否かを判定する。
[0067]
 この態様によれば、レイテンシが小さい第2デジタルデータをテスト制御部(301)に出力することができるので、テスト制御部(301)におけるテスト処理の時間の短縮を図ることができる。
[0068]
 第2態様に係るADコンバータ(1)では、第1態様において、第2デジタルデータは、第1デジタルデータよりもビット数が小さい。
[0069]
 この態様によれば、第2デジタルデータのレイテンシをより小さくすることができる。
[0070]
 第3態様に係るADコンバータ(1)では、第1又は第2態様において、AD変換部(2)は、直列接続された第1AD変換器(21)及び第2AD変換器(22)と、デジタルフィルタ(23)と、を有する。第2AD変換器(22)は、第1AD変換器(21)の前段に設けられており、第2デジタルデータを生成する。第1AD変換器(21)は、ΔΣ型AD変換器である。デジタルフィルタ(23)は、第1AD変換器(21)の出力をフィルタ処理することにより、第1デジタルデータを生成する。
[0071]
 この態様によれば、第1デジタルデータの分解能をより向上させることができる。
[0072]
 第4態様に係るADコンバータ(1)では、第3態様において、第2AD変換器(22)は、逐次比較型AD変換器である。
[0073]
 この態様によれば、第2デジタルデータのレイテンシをより小さくすることができる。
[0074]
 第5態様に係るADコンバータ(1)では、第3態様において、第2AD変換器(22)は、フラッシュ型AD変換器である。
[0075]
 この態様によれば、第2デジタルデータのレイテンシをより小さくすることができる。
[0076]
 第6態様に係るADコンバータ(1)では、第1又は第2態様において、AD変換部(2)は、AD変換器(24)と、デジタルフィルタ(23)と、を有する。AD変換器(24)は、多ビットのデジタルデータである第2デジタルデータを生成して、第2出力部(42)及びデジタルフィルタ(23)に出力する。デジタルフィルタ(23)は、AD変換器(24)の出力をフィルタ処理することにより、第1デジタルデータを生成する。
[0077]
 この態様によれば、第1デジタルデータの分解能をより向上させることができる。
[0078]
 第7態様に係るADコンバータ(1)では、第6態様において、AD変換器(24)は、ノイズシェーピング型逐次比較AD変換器、又はマルチビットΔΣAD変換器である。
[0079]
 この態様によれば、第2デジタルデータのレイテンシをより小さくすることができる。
[0080]
 第8態様に係るセンサシステム(100)は、第1~第7態様のいずれかのADコンバータ(1)と、センサ(101)と、を備える。
[0081]
 この態様によれば、テスト制御部(301)におけるテスト処理の時間の短縮を図ることができる。
[0082]
 第9態様に係るテストシステム(300)は、第8態様のセンサシステム(100)と、テスト制御部(301)と、を備える。
[0083]
 この態様によれば、テスト制御部(301)におけるテスト処理の時間の短縮を図ることができる。

産業上の利用可能性

[0084]
 本開示のADコンバータ、センサシステム、及びテストシステムは、デジタル変換処理に要する時間の短縮を図ることができてテスト処理の時間の短縮を図ることができ、産業上有用である。

符号の説明

[0085]
1 ADコンバータ
2 AD変換部
21 第1AD変換器(ΔΣ型AD変換器)
22 第2AD変換器(逐次比較型AD変換器、フラッシュ型AD変換器)
23 デジタルフィルタ
24 AD変換器(ノイズシェーピング型逐次比較AD変換器、マルチビットΔΣ型AD変換器)
3 入力部
41 第1出力部
42 第2出力部
100 センサシステム
101 センサ
200 制御回路
300 テストシステム
301 テスト制御部

請求の範囲

[請求項1]
 センサから出力されたアナログ信号が入力される入力部と、
 前記アナログ信号をデジタル変換して第1デジタルデータ及び第2デジタルデータを生成するアナログデジタル変換部と、
 前記第1デジタルデータを制御回路に出力する第1出力部と、
 前記第1出力部が前記第1デジタルデータを出力する前に、前記第2デジタルデータをテスト制御部に出力する第2出力部と、を備え、
 前記テスト制御部は、テストモードにおいて、前記第2デジタルデータに基づいて、前記センサを含むセンサシステムが異常状態であるか否かを判定する、
 アナログデジタルコンバータ。
[請求項2]
 前記第2デジタルデータは、前記第1デジタルデータよりもビット数が小さい、
 請求項1に記載のアナログデジタルコンバータ。
[請求項3]
 前記アナログデジタル変換部は、直列接続された第1アナログデジタル変換器及び第2アナログデジタル変換器と、デジタルフィルタと、を有し、
 前記第2アナログデジタル変換器は、前記第1アナログデジタル変換器の前段に設けられており、前記第2デジタルデータを生成し、
 前記第1アナログデジタル変換器は、ΔΣ型アナログデジタル変換器であり、
 前記デジタルフィルタは、前記第1アナログデジタル変換器の出力をフィルタ処理することにより、前記第1デジタルデータを生成する、
 請求項1又は2に記載のアナログデジタルコンバータ。
[請求項4]
 前記第2アナログデジタル変換器は、逐次比較型アナログデジタル変換器である、
 請求項3に記載のアナログデジタルコンバータ。
[請求項5]
 前記第2アナログデジタル変換器は、フラッシュ型アナログデジタル変換器である、
 請求項3に記載のアナログデジタルコンバータ。
[請求項6]
 前記アナログデジタル変換部は、アナログデジタル変換器と、デジタルフィルタと、を有し、
 前記アナログデジタル変換器は、多ビットのデジタルデータである前記第2デジタルデータを生成して、前記第2出力部及び前記デジタルフィルタに出力し、
 前記デジタルフィルタは、前記アナログデジタル変換器の出力をフィルタ処理することにより、前記第1デジタルデータを生成する、
 請求項1又は2に記載のアナログデジタルコンバータ。
[請求項7]
 前記アナログデジタル変換器は、ノイズシェーピング型逐次比較AD変換器、又はマルチビットΔΣアナログデジタル変換器である、
 請求項6に記載のアナログデジタルコンバータ。
[請求項8]
 請求項1~7のいずれか1項に記載のアナログデジタルコンバータと、
 前記センサと、を備える、
 センサシステム。
[請求項9]
 請求項8に記載のセンサシステムと、
 前記テスト制御部と、を備える、
 テストシステム。

図面

[ 図 1]

[ 図 2]

[ 図 3]