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1. WO2020195534 - AD CONVERTER, SENSOR PROCESSING CIRCUIT, AND SENSOR SYSTEM

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明 細 書

発明の名称 ADコンバータ、センサ処理回路、及びセンサシステム

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

0006   0007   0008   0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104  

符号の説明

0105  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12  

図面

1   2   3   4   5  

明 細 書

発明の名称 : ADコンバータ、センサ処理回路、及びセンサシステム

技術分野

[0001]
 本開示は、一般にADコンバータ、センサ処理回路、及びセンサシステムに関し、より詳細にはアナログ信号をデジタル変換するADコンバータ、センサ処理回路、及びセンサシステムに関する。

背景技術

[0002]
 従来、逐次比較型AD変換器の低消費電力を維持しながら、ΔΣ型AD変換器のような高分解能化を図るノイズシェーピング型逐次比較AD変換器(ADコンバータ)が開示されている(例えば、特許文献1参照)。
[0003]
 特許文献1のノイズシェーピング型逐次比較AD変換器は、通常の逐次比較型AD変換器に、積分回路を追加した構成である。特許文献1のノイズシェーピング型逐次比較AD変換器では、逐次比較動作をLSB(最下位ビット)まで行った後の容量DAC(デジタルアナログコンバータ)の残差電圧を積分し、次のサンプリングにフィードバックすることで、出力データにノイズシェーピング特性が得られる。
[0004]
 ADコンバータにおいて、出力データの高分解能化を図るためには、デジタル変換処理に時間を要するためレイテンシが大きくなる。

先行技術文献

特許文献

[0005]
特許文献1 : 特開2017-147712号公報

発明の概要

[0006]
 本開示は、上記事由に鑑みてなされており、その目的は、高分解能化と低レイテンシ化との両立を図ることができるADコンバータ、センサ処理回路、及びセンサシステムを提供することにある。
[0007]
 本開示の一態様に係るADコンバータは、AD変換部と、出力部と、を備える。前記AD変換部は、逐次比較型AD変換器を含み、第1ビット数の第1デジタルデータ、及び前記第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成する。前記出力部は、前記第1デジタルデータである第1出力情報、及び前記第2デジタルデータに基づいた第2出力情報、を出力する。前記出力部は、前記第1出力情報を出力する前に、前記第2出力情報を出力する。
[0008]
 本開示の一態様に係るセンサ処理回路は、前記ADコンバータを備えたセンサ処理回路であって、前記ADコンバータは、センサからのアナログ信号をデジタル変換して制御回路に出力する。
[0009]
 本開示の一態様に係るセンサシステムは、前記センサ処理回路と、センサと、を備える。

図面の簡単な説明

[0010]
[図1] 図1は、本開示の一実施形態に係るADコンバータを含むセンサシステムのブロック図である。
[図2] 図2は、同上のセンサシステムにおけるセンサが出力するアナログ信号の波形図である。
[図3] 図3は、同上のADコンバータの動作説明図である。
[図4] 図4は、本開示の一実施形態の第3変形例に係るADコンバータを含むセンサシステムのブロック図である。
[図5] 図5は、本開示の一実施形態の第4変形例に係るADコンバータを含むセンサシステムのブロック図である。

発明を実施するための形態

[0011]
 以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。この実施形態及び変形例以外であっても、本開示の技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
[0012]
 (実施形態)
 (1)構成
 図1に、本実施形態に係るADコンバータ1(AD:Analogto Digital)を備えるセンサシステム100のブロック図を示す。
[0013]
 本実施形態のADコンバータ1は、センサシステム100のアナログフロントエンド(センサ処理回路10)に用いられ、センサ101からのアナログ信号をデジタル変換するように構成されている。
[0014]
 センサ処理回路10は、ADコンバータ1と、アンプ11と、を備えており、センサ101からの信号を信号処理して制御回路200に出力する。
[0015]
 センサシステム100は、センサ101と、センサ処理回路10と、を備えている。
[0016]
 センサ101は、測定対象の物理量、又はその変化量を検出するように構成されている。センサ101は、検出結果に応じた電圧値を振幅とするアナログ信号(図2参照)をセンサ処理回路10に出力する。つまり、センサ101は、アナログ信号を出力する信号出力部として機能する。センサ処理回路10は、センサ101から出力されたアナログ信号をデジタル変換して制御回路200に出力する。
[0017]
 本実施形態では、一例として、センサシステム100は、自動車等の移動体に適用される。センサ101は、測定対象として移動体の加速度を検出する加速度センサである。センサ101の検出結果を受け取る制御回路200は、自動車に搭載されるECU(Electronic Control Unit)である。なお、これらは一例であって、センサ101は、加速度センサに限らず、ジャイロセンサ、圧力センサ、又はモーションセンサ等であってもよい。また、センサシステム100は、自動車等の移動体とは異なる装置に適用されてもよい。
[0018]
 センサ処理回路10は、センサ101からのアナログ信号を信号処理して制御回路200に出力するアナログフロントエンドである。
[0019]
 センサ処理回路10は、ADコンバータ1と、アンプ11と、を備えている。
[0020]
 アンプ11は、センサ101からのアナログ信号を増幅するように構成されている。アンプ11には、センサ101が出力するアナログ信号が入力される。アンプ11は、入力されたアナログ信号の振幅を、所定の増幅率で増幅し、後段に接続されたADコンバータ1に出力する。
[0021]
 ADコンバータ1は、AD変換部2と、判定部3と、入力部41と、出力部42と、を備えている。ADコンバータ1は、アナログ信号の振幅を所定ビット数のデジタルデータに変換して制御回路200に出力する。本実施形態では、一例として、ADコンバータ1は、21ビットのデジタルデータを出力するように構成されている。なお、ADコンバータ1が出力するデジタルデータのビット数は、21ビットに限らない。
[0022]
 入力部41は、アンプ11と電気的に接続されている。入力部41には、センサ101から出力されたアナログ信号が、アンプ11を介して入力される。
[0023]
 AD変換部2は、第1AD変換器21と、第2AD変換器22と、デジタルフィルタ23と、を備える。第1AD変換器21と第2AD変換器22とは、互いに異なるAD変換アーキテクチャであって、縦続接続(直列接続)されている。第2AD変換器22は、第1AD変換器21の前段に設けられている。つまり、本実施形態のADコンバータ1は、複数のAD変換アーキテクチャを有するハイブリッド型ADコンバータである。
[0024]
 第2AD変換器22は、逐次比較型AD変換器(SAR:Successive Approximation Register)である。第2AD変換器22は、容量DAコンバータ(DA:Digital to Analog)を備える。容量DAコンバータは、複数のコンデンサ(容量素子)を有する。各コンデンサは、一端が入力部41と電気的に接続され、他端が第1電圧源と第2電圧源とのいずれか一方に選択的に電気的に接続される。第1電圧源と第2電圧源とは、互いに出力電圧が異なる。
[0025]
 第2AD変換器22は、アナログ信号の振幅電圧と、容量DAコンバータで生成した電圧との比較動作を逐次的に繰り返すことで、多ビットのデジタルデータを生成する。具体的には、AD変換部2は、比較器及び逐次比較制御回路を有している。比較器が、入力部41に入力された入力電圧(アナログ信号の振幅)と、容量DAコンバータで生成した電圧(比較参照電圧)とを比較する。そして、逐次比較制御回路が、比較器の比較結果に基づいて次ビットの逐次比較制御信号を生成して容量DAコンバータに出力する。容量DAコンバータの各コンデンサは、逐次比較制御信号に応じて、他端が第1電圧源と第2電圧源とのいずれか一方に選択的に電気的に接続される。第2AD変換器22は、この逐次比較動作を繰り返し行うことにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、第2AD変換器22は、9ビットのデジタルデータを生成する。
[0026]
 第1AD変換器21は、ΔΣ型AD変換器である。第1AD変換器21は、減算器、積分器、量子化器、及びDAコンバータを有しており、ΔΣ変調を行う。減算器は、差動アンプであり、第2AD変換器22における逐次比較動作を行った後の容量DAコンバータの残差電圧(量子化ノイズに相当)と、基準信号と、が入力される。減算器は、残差電圧から基準信号を減算する。積分器は、減算器での演算結果を累積加算する。量子化器は、積分器の演算結果と基準信号とを比較して1ビットのデジタル値を決定する。この量子化器の結果は、後段のデジタルフィルタ23、及びDAコンバータに出力される。DAコンバータは、1ビットDAコンバータであって、量子化器の結果に基づいて減算器にフィードバック出力する基準信号を決定する。
[0027]
 なお、第1AD変換器21は、減算器及び積分器を複数備える高次のΔΣ型AD変換器であってもよい。高次になるほど量子化ノイズを高周波側に移すことができ、変換精度を向上することができる。
[0028]
 デジタルフィルタ23は、第1AD変換器21の出力をフィルタ処理する。デジタルフィルタ23は、フィルタ処理として、帯域制限機能と、デシメーション(間引き)機能と、を有する。ΔΣAD変換器である第1AD変換器21の出力は、量子化ノイズのノイズシェーピングによる高周波ノイズを含み、オーバーサンプリングにより本来のサンプリング周波数よりもデータレートが高い。そこで、デジタルフィルタ23は、帯域制限機能により高周波ノイズを低減し、デシメーション機能によりデータレートを低減する。デジタルフィルタ23は、第1AD変換器21の1ビットの出力をフィルタ処理することにより、多ビットのデジタルデータを生成する。本実施形態では、一例として、デジタルフィルタ23は、第1AD変換器21の出力をフィルタ処理することにより、12ビットのデジタルデータを生成する。
[0029]
 AD変換部2は、第2AD変換器22で生成される9ビットのデジタルデータを上位ビット、第1AD変換器21及びデジタルフィルタ23で生成される12ビットのデジタルデータを下位ビットとする21ビット(第1ビット数)のデジタルデータ(第1デジタルデータ)を生成する。
[0030]
 判定部3は、AD変換部2が出力するデジタルデータにおける上位ビットのデジタルデータ(第2デジタルデータ)が所定条件を満たしているか否かを判定する。所定条件とは、第2デジタルデータが閾値Th1(図2参照)以上である、という条件である。第2デジタルデータは、第2AD変換器22が生成する9ビットのデジタルデータにおける上位3ビット(第2ビット数)のデジタルデータである。つまり、第2デジタルデータは、第2AD変換器22が生成するデジタルデータの上位ビットである。閾値Th1は、3ビットのデジタルデータで表される。
[0031]
 本実施形態では、センサ101は、自動車に搭載される加速度センサである。閾値Th1は、自動車が衝突した際に発生する加速度に基づいて設定されている。そのため、センサ101が検知した加速度が閾値Th1以上である場合、自動車が衝突したと判断することができる。
[0032]
 判定部3は、AD変換部2から第2デジタルデータを取得する。言い換えれば、第2AD変換器22は、上位3ビットのデジタルデータ(第2デジタルデータ)を判定部3に出力する。ここで、第2AD変換器22は、逐次比較動作を行うごとに最上位ビット(MSB:Most Significant Bit)から1ビットずつ値を決定する。第2AD変換器22は、逐次比較動作を3回行うと、生成した3ビットの第2デジタルデータを判定部3に出力する。つまり、第2AD変換器22は、9ビットのデジタルデータの生成が完了する前に、第2デジタルデータを判定部3に出力する。
[0033]
 判定部3は、所定条件を満たしているか否かの判定結果を示す1ビットのデジタルデータ(第2出力情報)を生成する。つまり、判定部3は、第2デジタルデータと閾値Th1との比較結果に基づいた1ビットのデジタルデータを生成する。例えば、判定部3は、第2デジタルデータが閾値Th1以上である場合、出力値を“1”とし、第2デジタルデータが閾値Th1未満である場合、出力値を“0”とする。つまり、判定部3は、第2デジタルデータよりもビット数が小さいデータを第2出力情報として生成する。
[0034]
 出力部42は、複数の出力ポートを有しており、第1出力情報及び第2出力情報を制御回路200に出力する。第1出力情報とは、AD変換部2が生成した21ビット(第1ビット数)の第1デジタルデータである。第2出力情報とは、AD変換部2が生成した3ビット(第2ビット数)の第2デジタルデータに基づいた情報である。本実施形態では、第2出力情報は、判定部3が生成した1ビットのデジタルデータである。つまり、第2出力情報は、第2デジタルデータに対する所定条件の判定結果を含んでいる。
[0035]
 出力部42は、21ビットの第1出力情報(第1デジタルデータ)と、1ビットの第2出力情報と、を制御回路200に出力する。出力部42は、21ビットの第1出力情報と、1ビットの第2出力情報と、に対応する22の出力ポートを有している。
[0036]
 ここで、第2出力情報の基となる第2デジタルデータは、第2AD変換器22が生成する9ビットのデジタルデータの上位3ビットであって、第2AD変換器22が9ビットのデジタルデータの生成を完了する前に判定部3に出力される。また、第1デジタルデータは、第2AD変換器22が9ビットのデジタルデータの生成を完了した後に、第1AD変換器21によるΔΣ変調、及びデジタルフィルタ23によるフィルタ処理で生成される。第1AD変換器21によるΔΣ変調、及びデジタルフィルタ23によるフィルタ処理は、判定部3による第2デジタルデータの判定処理よりも時間を要する。したがって、第2出力情報は、第1出力情報に先行して生成される。出力部42は、第1出力情報を出力する前に、第2出力情報を出力する。つまり、第2出力情報のレイテンシ(遅延時間)は、第1出力情報のレイテンシよりも小さい。
[0037]
 (動作例)
 本実施形態のADコンバータ1の動作例について、図3を参照して説明する。
[0038]
 ここでは、時点t0において、振幅が閾値Th1を超えるアナログ信号が入力部41に入力されたとする。
[0039]
 AD変換部2の第2AD変換器22は、逐次比較動作を繰り返すことにより、多ビットのデジタルデータを生成する。
[0040]
 時点t1において、第2AD変換器22は、3ビットのデジタルデータ(第2デジタルデータ)の生成が完了して判定部3に出力する。本動作例では、アナログ信号をデジタル変換した第2デジタルデータは、閾値Th1を超えている。したがって、判定部3は、第2デジタルデータが所定条件を満たしている、と判定する。出力部42は、判定部3の判定結果(1ビットのデジタルデータ)を第2出力情報として、制御回路200に出力する。なお、厳密には、第2AD変換器22が第2デジタルデータを生成してから、出力部42が第2出力情報を出力するまでの間には、判定部3の判定処理、出力部42の信号処理等による時間差が生じるが、当該時間差は僅かであるので、ここでは無視している。
[0041]
 時点t2において、第2AD変換器22は、逐次比較動作が完了して、9ビットのデジタルデータを生成する。そして、第1AD変換器21は、ΔΣ変調を開始する。また、デジタルフィルタ23は、第1AD変換器21の出力のフィルタ処理を開始する。
[0042]
 時点t3において、デジタルフィルタ23はフィルタ処理が完了する。つまり、第2AD変換器22で生成される9ビットのデジタルデータを上位ビット、第1AD変換器21及びデジタルフィルタ23で生成される12ビットのデジタルデータを下位ビットとする21ビットの第1デジタルデータの生成が完了する。出力部42は、第1デジタルデータを第1出力情報として、制御回路200に出力する。なお、厳密には、デジタルフィルタ23がフィルタ処理を完了してから、出力部42が第1出力情報を出力するまでの間には、出力部42の信号処理等による時間差が生じるが、当該時間差はわずかであるので、ここでは無視している。
[0043]
 一例として、AD変換部2の動作クロックが1MHzであるとする。この場合、第2AD変換器22が3ビットの第2デジタルデータを生成するためには、3クロック必要となる。したがって、時点t0から、第2出力情報が出力される時点t1までの期間T1は、約3μsとなる。
[0044]
 また、第2AD変換器22が9ビットのデジタルデータを生成するためには、9クロック必要となる。したがって、時点t0から、第2AD変換器22が9ビットのデジタルデータを生成する時点t2までの期間T2は、約9μsとなる。
[0045]
 また、デジタルフィルタ23が第1AD変換器21の出力のフィルタ処理を行うために、1024クロック必要となる。したがって、時点t0から、第1出力情報が出力される時点t3までの期間T3は、約1msとなる。
[0046]
 このように、本実施形態のADコンバータ1は、第1出力情報に先行して、第2出力情報を出力する。第1出力情報である第1デジタルデータは、第2出力情報の基となる第2デジタルデータに比べて、分解能(ビット数)が高いが、レイテンシが大きい。言い換えれば、第2デジタルデータは、第1デジタルデータに比べて、分解能が低いが、レイテンシが小さい。したがって、本実施形態のADコンバータ1では、分解能が高い第1出力情報と、レイテンシが小さい第2出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。
[0047]
 また、制御回路200は、高分解能である第1デジタルデータ(第1出力情報)を受け取る前に、低分解能である第2デジタルデータに基づいた第2出力情報を受け取ることができる。本実施形態では、第2出力情報は、第2デジタルデータに対する所定条件の判定結果、つまり第2デジタルデータが閾値Th1以上であるか否かの判定結果を含んでいる。したがって、制御回路200は、第1出力情報(第1デジタルデータ)を受け取る前に、アナログ信号の振幅が閾値Th1以上となる異常状態を検知することができる。そのため、制御回路200は、異常状態の発生時に行う動作をより早く実行することができる。つまり、異常状態の発生から、制御回路200における異常発生に応じた動作開始までの応答性の向上を図ることができる。
[0048]
 また、制御回路200は、第2出力情報とは別に、高分解能である第1デジタルデータ(第1出力情報)を受け取ることができるので、当該第1デジタルデータに基づいて制御対象を精度よく制御することができる。
[0049]
 (変形例)
 以下、本実施形態のADコンバータ1の変形例について説明する。
[0050]
 (第1変形例)
 上述した例では、出力部42は、第2出力情報として、判定部3の判定結果を示す1ビットのデジタルデータを出力するように構成されていたが、これに限らない。出力部42は、第2出力情報として、第2デジタルデータを出力するように構成されていてもよい。
[0051]
 本変形例では、判定部3は、第2AD変換器22から出力された第2デジタルデータと閾値Th1とを比較する。そして、判定部3は、第2デジタルデータが閾値Th1以上である場合、つまり、所定条件が満たされた場合、第2デジタルデータを出力部42に出力する。
[0052]
 出力部42は、判定部3からの第2デジタルデータを受け取った場合、この第2デジタルデータを制御回路200に出力する。つまり、出力部42は、所定条件が満たされた場合、第2出力情報として第2デジタルデータを出力する。
[0053]
 出力部42は、21ビットの第1デジタルデータのうち上位3ビットに対応する3つの出力ポートを用いて、3ビットの第2デジタルデータ(第2出力情報)を出力する。つまり、出力部42は、第1デジタルデータの上位3ビットである第2デジタルデータ(第2出力情報)のみを先行して出力する。したがって、第1出力情報(第1デジタルデータ)を出力する21の出力ポートの一部が、第2出力情報を出力する出力ポートを兼用する。そのため、第2出力情報のみを出力する専用の出力ポートが不要となるので、構成の簡略化を図ることができる。
[0054]
 また、出力部42は、所定条件が満たされた場合、第2出力情報として第2デジタルデータを出力しているが、これに限らない。
[0055]
 出力部42は、所定条件が満たされているか否かに関わらず、第2デジタルデータを第2AD変換器22から取得し、第2出力情報として出力してもよい。つまり、出力部42は、所定のサンプリング周期に応じて、第2デジタルデータである第2出力情報と、第1デジタルデータである第1出力情報と、を交互に繰り返し出力する。この構成では、判定部3が不要となるので、構成の簡略化を図ることができる。
[0056]
 (第2変形例)
 上述した例では、所定条件は、第2デジタルデータが閾値Th1以上である、という条件であった。つまり、第2デジタルデータが閾値Th1を1回でも超えると、所定条件が満たされていると判定されていた。しかし、所定条件は、上記の条件に限らない。
[0057]
 所定条件は、所定回数以上連続して、第2デジタルデータが閾値Th1以上である、という条件であってもよい。所定回数は、例えば3回、5回等の複数回数である。
[0058]
 判定部3は、第2デジタルデータと閾値Th1とを比較し、第2デジタルデータが閾値Th1以上である場合、カウンタのカウント値を増加させる。また、AD変換部2は、判定部3が、第2デジタルデータが閾値Th1以上であると判定し、かつ、カウンタのカウント値が所定回数未満である場合、AD変換処理を途中でキャンセルする。つまり、AD変換部2は、第1デジタルデータの生成をキャンセルする。そして、AD変換部2は、新たに入力されたアナログ信号の振幅のデジタル変換処理を行い、第2デジタルデータを生成する。なお、判定部3は、第2デジタルデータが閾値Th1未満である場合、カウンタのカウント値をリセットする。
[0059]
 そして、判定部3は、第2デジタルデータと閾値Th1とを比較して、第2デジタルデータが閾値Th1以上であって、カウンタのカウント値が所定回数に達した場合、比較結果を示す1ビットのデジタルデータ又は第2デジタルデータを、出力部42を介して制御回路200に出力する。つまり、第2デジタルデータが閾値Th1以上である回数が、連続して所定回数以上である場合、出力部42は、第2出力情報を制御回路200に出力する。また、AD変換部2は、AD変換部2は、判定部3が、第2デジタルデータが閾値Th1以上であると判定し、かつ、カウンタのカウント値が所定回数に達した場合、AD変換処理を途中でキャンセルすることなく、第1デジタルデータを生成して、出力部42を介して制御回路200に出力する。
[0060]
 これにより、ノイズ等によって第2デジタルデータが突発的に閾値Th1以上となった場合であっても、第2出力情報が出力されない。したがって、制御回路200は、アナログ信号の振幅が閾値Th1以上となる異常状態の誤検知を抑制することができる。
[0061]
 なお、所定条件において、第2デジタルデータが閾値Th1以上である回数は、必ずしも連続していなくてもよい。つまり、所定条件は、第2デジタルデータが閾値Th1以上である回数が、所定回数以上である、という条件であってもよい。例えば、所定条件は、所定期間において、第2デジタルデータが閾値Th1以上である回数が、所定回数以上である、という条件であってもよい。また、所定条件は、一定回数のうち、第2デジタルデータが閾値Th1以上である回数が、所定回数以上である、という条件であってもよい。
[0062]
 (第3変形例)
 第3変形例に係るADコンバータ1について、図4を参照して説明する。
[0063]
 なお、上述した実施形態のADコンバータ1と同様の構成には、同一の符号を付して説明を適宜省略する。
[0064]
 本変形例のADコンバータ1では、デジタルフィルタ23Aは、第1フィルタ231Aと、第2フィルタ232Aと、を有する。
[0065]
 第1フィルタ231A、及び第2フィルタ232Aは、並列接続されている。第1フィルタ231A及び第2フィルタ232Aは、それぞれ、第1AD変換器21から出力される1ビットのデジタルデータが入力される。
[0066]
 第1フィルタ231A及び第2フィルタ232Aは、それぞれ、第1AD変換器21の出力をフィルタ処理する。第1フィルタ231A及び第2フィルタ232Aは、それぞれ、フィルタ処理として、帯域制限機能と、デシメーション(間引き)機能と、を有する。言い換えれば、第1フィルタ231A及び第2フィルタ232Aは、それぞれ、ローパスフィルタ、及びデシメーションフィルタを含む。
[0067]
 第1フィルタ231A及び第2フィルタ232Aは、それぞれ、第1AD変換器21の出力をフィルタ処理することにより、多ビットのデジタルデータを生成する。第2フィルタ232Aは、第1フィルタ231Aに比べて、低分解能である。本変形例では、第1フィルタ231Aは、第1AD変換器21の出力をフィルタ処理することにより、12ビットのデジタルデータを生成する。また、第2フィルタ232Aは、第1AD変換器21の出力をフィルタ処理することにより、3ビットのデジタルデータを生成する。
[0068]
 出力部42は、第2AD変換器22で生成される9ビットのデジタルデータを上位ビット、第1AD変換器21及び第1フィルタ231Aで生成される12ビットのデジタルデータを下位ビットとする21ビット(第1ビット数)のデジタルデータ(第1デジタルデータ)を第1出力情報として出力する。さらに、AD変換部2は、第2AD変換器22で生成される9ビットのデジタルデータを上位ビット、第1AD変換器21及び第2フィルタ232Aで生成される3ビットのデジタルデータを下位ビットとする12ビット(第2ビット数)のデジタルデータ(第2デジタルデータ)を第2出力情報として出力する。第2デジタルデータは、第1デジタルデータの上位ビットである。
[0069]
 ここで、第2フィルタ232Aは、第1フィルタ231Aよりも生成するデジタルデータの分解能が低い。そのため、第2フィルタ232Aによるフィルタ処理の時間は、第1フィルタ231Aによるフィルタ処理の時間よりも短い。したがって、第2デジタルデータ(第2出力情報)は、第1デジタルデータ(第1出力情報)よりも先に生成され、制御回路200に出力される。つまり、第2出力情報のレイテンシは、第1出力情報のレイテンシよりも小さい。
[0070]
 なお、第1フィルタ231A及び第2フィルタ232Aは、第2フィルタ232Aが生成するデジタルデータが、第1フィルタ231Aが生成するデジタルデータよりも有効ビット数が小さくなるように構成されていてもよい。有効ビット数とは、ΔΣ型AD変換器である第1AD変換器21のオーバーサンプリングレートと、第1フィルタ231A又は第2フィルタ232Aの出力データレートとの比率、すなわちデシメーション比によって求まる。第2フィルタ232Aは、第1フィルタ231Aよりも生成するデジタルデータの有効ビット数が小さい。そのため、第2フィルタ232Aによるフィルタ処理の時間は、第1フィルタ231Aによるフィルタ処理の時間よりも短い。したがって、第2デジタルデータ(第2出力情報)は、第1デジタルデータ(第1出力情報)よりも先に生成され、制御回路200に出力される。つまり、第2出力情報のレイテンシは、第1出力情報のレイテンシよりも小さい。
[0071]
 (第4変形例)
 第4変形例に係るADコンバータ1について、図5を参照して説明する。
[0072]
 なお、上述した実施形態又は変形例のADコンバータ1と同様の構成については、同一の符号を付して説明を適宜省略する。
[0073]
 本変形例のADコンバータ1では、デジタルフィルタ23Bは、第1フィルタ231Bと、第2フィルタ232Bと、を有する。
[0074]
 第1フィルタ231Bと第2フィルタ232Bとは、直列接続されている。第2フィルタ232Bは、第1フィルタ231Bの前段に設けられており、第1AD変換器21から出力される1ビットのデジタルデータが入力される。
[0075]
 第2フィルタ232Bは、第1AD変換器21の出力をフィルタ処理することにより、3ビットのデジタルデータを生成する。第2フィルタ232Bは、3ビットのデジタルデータを第1フィルタ231B及び出力部42に出力する。
[0076]
 第1フィルタ231Bは、第2フィルタ232Bから出力された3ビットのデジタルデータをフィルタ処理することにより、12ビットのデジタルデータを生成する。つまり、本変形例では、第2フィルタ232Bが、第1AD変換器21の出力の一次フィルタ処理を行い、第1フィルタ231Bが、第1AD変換器21の出力の二次フィルタ処理を行う。第2フィルタ232Bによる一次フィルタ処理では、上位3ビットのデジタルデータが生成され、第1フィルタ231Bによる二次フィルタ処理では、下位9ビットのデジタルデータが生成される。第1フィルタ231Bは、一次フィルタ処理で生成される上位3ビットのデジタルデータと、二次フィルタ処理で生成される下位9ビットのデジタルデータとを足し合わせた12ビットのデジタルデータを出力部42に出力する。
[0077]
 出力部42は、第2AD変換器22で生成される9ビットのデジタルデータを上位ビット、第1AD変換器21及び第1フィルタ231Bで生成される12ビットのデジタルデータを下位ビットとする21ビット(第1ビット数)のデジタルデータ(第1デジタルデータ)を第1出力情報として出力する。さらに、AD変換部2は、第2AD変換器22で生成される9ビットのデジタルデータを上位ビット、第1AD変換器21及び第2フィルタ232Bで生成される3ビットのデジタルデータを下位ビットとする12ビット(第2ビット数)のデジタルデータ(第2デジタルデータ)を第2出力情報として出力する。第2デジタルデータは、第1デジタルデータの上位ビットである。
[0078]
 ここで、AD変換部2の第1AD変換器21の出力は、第2フィルタ232Bによって一次フィルタ処理が行われ、第1フィルタ231Bによって二次フィルタ処理が行われる。したがって、第2デジタルデータ(第2出力情報)は、第1デジタルデータ(第1出力情報)よりも先に生成され、制御回路200に出力される。つまり、第2出力情報のレイテンシは、第1出力情報のレイテンシよりも小さい。
[0079]
 (その他の変形例)
 上述した例では、第1AD変換器21は、ΔΣ型AD変換器であったが、これに限らず、他のAD変換アーキテクチャのAD変換器(例えば、フラッシュ型AD変換器等)であってもよい。
[0080]
 また、上述した例では、ADコンバータ1は、複数のAD変換アーキテクチャを有するハイブリッド型ADコンバータであったが、1つのAD変換アーキテクチャ(逐次比較型AD変換器)のみを有するADコンバータ1であってもよい。
[0081]
 (まとめ)
 第1態様に係るADコンバータ(1)は、AD変換部(2)と、出力部(42)と、を備える。AD変換部(2)は、逐次比較型AD変換器(第2AD変換器22)を含み、第1ビット数の第1デジタルデータ、及び第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成する。出力部(42)は、第1デジタルデータである第1出力情報、及び第2デジタルデータに基づいた第2出力情報、を出力する。出力部(42)は、第1出力情報を出力する前に、第2出力情報を出力する。
[0082]
 この態様によれば、分解能が高い第1出力情報と、レイテンシが小さい第2出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。
[0083]
 第2態様に係るADコンバータ(1)では、第1態様において、第2デジタルデータは、第1デジタルデータの上位ビットである。
[0084]
 この態様によれば、第1デジタルデータを生成するための処理と、第2デジタルデータを生成するための処理と、の一部を共通化することができる。
[0085]
 第3態様に係るADコンバータ(1)では、第1又は第2態様において、第2出力情報は、第2デジタルデータに対する所定条件の判定結果を含む。
[0086]
 この態様によれば、第2出力情報の低ビット数化を図ることができる。
[0087]
 第4態様に係るADコンバータ(1)では、第3態様において、出力部(42)は、所定条件が満たされた場合、第2出力情報として、第2デジタルデータを出力する。
[0088]
 この態様によれば、第2出力情報の出力有無に応じて、所定条件が満たされているか否かを判断することができる。
[0089]
 第5態様に係るADコンバータ(1)では、第3又は第4態様において、所定条件は、第2デジタルデータが閾値(Th1)以上である回数が、所定回数以上である、という条件である。
[0090]
 この態様によれば、所定条件が満たされているか否かの誤判断を抑制することができる。
[0091]
 第6態様に係るADコンバータ(1)では、第5態様において、所定条件は、第2デジタルデータが閾値(Th1)以上である回数が、連続して所定回数以上である、という条件である。
[0092]
 この態様によれば、所定条件が満たされているか否かの誤判断を抑制することができる。
[0093]
 第7態様に係るADコンバータ(1)では、第1又は第2態様において、出力部(42)は、第2出力情報として第2デジタルデータを出力する。
[0094]
 この態様によれば、分解能が高い第1デジタルデータと、レイテンシが小さい第2デジタルデータと、を交互に出力することができる。
[0095]
 第8態様に係るADコンバータ(1)では、第1~第7態様のいずれかにおいて、AD変換部(2)は、逐次比較型AD変換器と、逐次比較型AD変換器の後段に設けられたΔΣ型AD変換器(第1AD変換器21)と、を含む。
[0096]
 この態様によれば、出力データのより高分解能化を図ることができる。
[0097]
 第9態様に係るADコンバータ(1)では、第8態様において、AD変換部(2)は、ΔΣ型AD変換器の出力をフィルタ処理するデジタルフィルタ(23A,23B)を更に備える。デジタルフィルタ(23A,23B)は、第1フィルタ(231A,231B)と、第2フィルタ(232A,232B)と、を有する。第1フィルタ(231A,231B)は、ΔΣ型AD変換器の出力をフィルタ処理することにより、第1デジタルデータを出力する。第2フィルタ(232A,232B)は、ΔΣ型AD変換器の出力をフィルタ処理することにより、第2デジタルデータを出力する。
[0098]
 この態様によれば、デジタルフィルタ(23A,23B)のフィルタ処理により、分解能が高い第1デジタルデータと、レイテンシが小さい第2デジタルデータと、を生成することができる。
[0099]
 第10態様に係るADコンバータ(1)では、第8態様において、第2デジタルデータは、逐次比較型AD変換器が生成するデジタルデータの上位ビットである。
[0100]
 この態様によれば、第2出力情報の低レイテンシ化を図ることができる。
[0101]
 第11態様に係るセンサ処理回路(10)は、第1~第10態様のいずれかのADコンバータ(1)を備えたセンサ処理回路であって、ADコンバータ(1)は、センサ(101)からのアナログ信号をデジタル変換して制御回路(200)に出力する。
[0102]
 この態様によれば、ADコンバータ(1)において、分解能が高い第1出力情報と、レイテンシが小さい第2出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。
[0103]
 第12態様に係るセンサシステム(100)は、第11態様のセンサ処理回路(10)と、センサ(101)と、を備える。
[0104]
 この態様によれば、センサ処理回路(10)のADコンバータ(1)において、分解能が高い第1出力情報と、レイテンシが小さい第2出力情報とを出力することができるので、出力データの高分解能化と低レイテンシ化との両立を図ることができる。

符号の説明

[0105]
1 ADコンバータ
2 AD変換部
21 第1AD変換器(ΔΣ型AD変換器)
22 第2AD変換器(逐次比較型AD変換器)
23A,23B デジタルフィルタ
231A,231B 第1フィルタ
232A,232B 第2フィルタ
42 出力部
10 センサ処理回路
100 センサシステム
101 センサ
200 制御回路

請求の範囲

[請求項1]
 逐次比較型AD変換器を含み、第1ビット数の第1デジタルデータ、及び前記第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成するAD変換部と、
 前記第1デジタルデータである第1出力情報、及び前記第2デジタルデータに基づいた第2出力情報、を出力する出力部と、を備え、
 前記出力部は、前記第1出力情報を出力する前に、前記第2出力情報を出力する、
 ADコンバータ。
[請求項2]
 前記第2デジタルデータは、前記第1デジタルデータの上位ビットである、
 請求項1に記載のADコンバータ。
[請求項3]
 前記第2出力情報は、前記第2デジタルデータに対する所定条件の判定結果を含む、
 請求項1又は2に記載のADコンバータ。
[請求項4]
 前記出力部は、前記所定条件が満たされた場合、前記第2出力情報として、前記第2デジタルデータを出力する、
 請求項3に記載のADコンバータ。
[請求項5]
 前記所定条件は、前記第2デジタルデータが閾値以上である回数が、所定回数以上である、という条件である、
 請求項3又は4に記載のADコンバータ。
[請求項6]
 前記所定条件は、前記所定回数以上連続して、前記第2デジタルデータが前記閾値以上である、という条件である、
 請求項5に記載のADコンバータ。
[請求項7]
 前記出力部は、前記第2出力情報として前記第2デジタルデータを出力する、
 請求項1又は2に記載のADコンバータ。
[請求項8]
 前記AD変換部は、前記逐次比較型AD変換器と、前記逐次比較型AD変換器の後段に設けられたΔΣ型AD変換器と、を含む、
 請求項1~7のいずれか1項に記載のADコンバータ。
[請求項9]
 前記AD変換部は、前記ΔΣ型AD変換器の出力をフィルタ処理するデジタルフィルタを更に備え、
 前記デジタルフィルタは、
  前記ΔΣ型AD変換器の出力をフィルタ処理することにより、前記第1デジタルデータを出力する第1フィルタと、
  前記ΔΣ型AD変換器の出力をフィルタ処理することにより、前記第2デジタルデータを出力する第2フィルタと、を有する、
 請求項8に記載のADコンバータ。
[請求項10]
 前記第2デジタルデータは、前記逐次比較型AD変換器が生成するデジタルデータの上位ビットである、
 請求項8に記載のADコンバータ。
[請求項11]
 請求項1~10のいずれか1項に記載のADコンバータを備えたセンサ処理回路であって、
 前記ADコンバータは、センサからのアナログ信号をデジタル変換して制御回路に出力する、
 センサ処理回路。
[請求項12]
 請求項11に記載のセンサ処理回路と、
 前記センサと、を備える、
 センサシステム。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]