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1. WO2020191749 - SEMICONDUCTOR DEVICE, CHIP PACKAGING STRUCTURE AND ELECTRONIC DEVICE

Publication Number WO/2020/191749
Publication Date 01.10.2020
International Application No. PCT/CN2019/080210
International Filing Date 28.03.2019
IPC
H01L 23/488 2006.01
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads or terminal arrangements
488consisting of soldered or bonded constructions
G06F 3/06 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
3Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
06Digital input from, or digital output to, record carriers
Applicants
  • 华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN]/[CN]
Inventors
  • 张磊 ZHANG, Lei
  • 陈遵淼 CHEN, Zunmiao
  • 盛兰平 SHENG, Lanping
  • 王菁 WANG, Jing
Agents
  • 北京中博世达专利商标代理有限公司 BEIJING ZBSD PATENT & TRADEMARK AGENT LTD.
Priority Data
Publication Language Chinese (ZH)
Filing Language Chinese (ZH)
Designated States
Title
(EN) SEMICONDUCTOR DEVICE, CHIP PACKAGING STRUCTURE AND ELECTRONIC DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR, STRUCTURE D'ENCAPSULATION DE PUCE ET DISPOSITIF ÉLECTRONIQUE
(ZH) 一种半导体器件、芯片封装结构以及电子设备
Abstract
(EN)
Provided are a semiconductor device, a chip packaging structure and an electronic device, which relate to the technical field of semiconductors and accommodate more I/O interfaces insofar as the size of a semiconductor device is not increased. A first digital logic circuit in the semiconductor device is arranged on an active surface of a first bare chip. A first I/O interface is provided at an edge position, close to a first side of the active surface, on the active surface. The first I/O interface is electrically connected to the first digital logic circuit. A second I/O interface is provided on the active surface, is electrically connected to the first digital logic circuit, and is located between the first I/O interface and the first side. The vertical distance between the second I/O interface and the first side is less than the vertical distance between the first I/O interface and the first side, and a vertical projection of the second I/O interface on the first side at least partially overlaps a vertical projection of the first I/O interface on the first side. The first I/O interface is insulated from the second I/O interface, and a driver and the power consumption of the first I/O interface are different from a driver and the power consumption of the second I/O interface.
(FR)
Dispositif semi-conducteur, structure d'encapsulation de puce et dispositif électronique, qui se rapportent au domaine technique des semi-conducteurs et reçoivent plus d'interfaces E/S dans la mesure où la taille d'un dispositif semi-conducteur n'est pas augmentée. Un premier circuit logique numérique dans le dispositif semi-conducteur est disposé sur une surface active d'une première puce nue. Une première interface E/S est disposée dans une position de bord, proche d'un premier côté de la surface active, sur la surface active. La première interface E/S est électriquement connectée au premier circuit logique numérique. Une seconde interface E/S est disposée sur la surface active, est connectée électriquement au premier circuit logique numérique, et est située entre la première interface E/S et le premier côté. La distance verticale entre la seconde interface E/S et le premier côté est inférieure à la distance verticale entre la première interface E/S et le premier côté, et une saillie verticale de la seconde interface E/S sur le premier côté chevauche au moins partiellement une saillie verticale de la première Interface E/S sur le premier côté. La première interface E/S est isolée de la seconde interface E/S, et un pilote et la consommation d'énergie de la première interface E/S sont différents d'un pilote et de la consommation d'énergie de la seconde interface E/S.
(ZH)
本申请实施例提供一种半导体器件、芯片封装结构以及电子设备,涉及半导体技术领域,以在不增加半导体器件的尺寸的前提下,容纳更多数量的I/O接口。该半导体器件中第一数字逻辑电路设置于第一裸芯的有源表面上。第一I/O接口设置有源表面上临近有源表面的第一边的边缘位置。第一I/O接口与第一数字逻辑电路电连接。第二I/O接口设置于有源表面上与第一数字逻辑电连接,且位于第一I/O接口与的第一边之间。第二I/O接口与第一边的垂直距离小于第一I/O接口与第一边的垂直距离,且第二I/O接口在第一边上的垂直投影与第一I/O接口在第一边上的垂直投影至少存在部分重叠。第一I/O接口与第二I/O接口绝缘,且第一I/O接口的驱动和功耗与第二I/O接口的驱动和功耗不同。
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