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1. WO2020191611 - CROSS-CLOCK DOMAIN SYNCHRONIZATION CIRCUIT AND METHOD

Publication Number WO/2020/191611
Publication Date 01.10.2020
International Application No. PCT/CN2019/079663
International Filing Date 26.03.2019
IPC
H03K 19/00 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Applicants
  • 华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN]/[CN]
Inventors
  • 白玉晶 BAI, Yujing
Agents
  • 深圳市深佳知识产权代理事务所(普通合伙) SHENPAT INTELLECTUAL PROPERTY AGENCY
Priority Data
Publication Language Chinese (ZH)
Filing Language Chinese (ZH)
Designated States
Title
(EN) CROSS-CLOCK DOMAIN SYNCHRONIZATION CIRCUIT AND METHOD
(FR) CIRCUIT ET PROCÉDÉ DE SYNCHRONISATION DE DOMAINE D'HORLOGE CROISÉE
(ZH) 跨时钟域同步电路以及方法
Abstract
(EN)
Disclosed is a cross-clock domain synchronization circuit. The cross-clock domain synchronization circuit of the present application comprises a clock domain channel circuit, a write address generating circuit, a read address generating circuit, and a data caching circuit; the write address generating circuit is used for obtaining a write address according to a write enable signal, wherein the write address is used for controlling the data caching circuit to receive input data, and the input data is in a write clock domain; the clock domain channel circuit is used for sampling the write enable signal to obtain a plurality of sampling results, and selecting a sampling result from the plurality of sampling results according to a clock phase difference as a read enable signal, wherein the clock phase difference is a phase difference between a write clock signal in the write clock domain and a read clock signal in a read clock domain; the read address generating circuit is used for obtaining a read address according to the read enable signal, wherein the read address is used for controlling the data caching circuit to generate output data, and the output data is in the read clock domain; and the data caching circuit is used for caching the input data and generating the output data according to the write address and the read address.
(FR)
La présente invention concerne un circuit de synchronisation de domaine d'horloge croisée . Le circuit de synchronisation de domaine d'horloge croisée de la présente invention comprend un circuit de canal de domaine d'horloge, un circuit de génération d'adresse d'écriture, un circuit de génération d'adresse de lecture et un circuit de mise en cache de données; le circuit de génération d'adresse d'écriture est utilisé pour obtenir une adresse d'écriture selon un signal d'activation d'écriture, l'adresse d'écriture étant utilisée pour commander le circuit de mise en mémoire cache de données pour recevoir des données d'entrée, et les données d'entrée étant dans un domaine d'horloge d'écriture; le circuit de canal de domaine d'horloge est utilisé pour échantillonner le signal d'activation d'écriture pour obtenir une pluralité de résultats d'échantillonnage, et sélectionner un résultat d'échantillonnage à partir de la pluralité de résultats d'échantillonnage en fonction d'une différence de phase d'horloge en tant que signal d'activation de lecture, la différence de phase d'horloge étant une différence de phase entre un signal d'horloge d'écriture dans le domaine d'horloge d'écriture et un signal d'horloge de lecture dans un domaine d'horloge de lecture; le circuit de génération d'adresse de lecture étant utilisé pour obtenir une adresse de lecture selon le signal d'activation de lecture, l'adresse de lecture étant utilisée pour commander le circuit de mise en mémoire cache de données pour générer des données de sortie, et les données de sortie étant dans le domaine d'horloge de lecture; et le circuit de mise en cache de données est utilisé pour mettre en cache les données d'entrée et générer les données de sortie en fonction de l'adresse d'écriture et de l'adresse de lecture.
(ZH)
本申请实施例公开了一种跨时钟域同步电路,本申请跨时钟域同步电路包括时钟域通道电路、写地址产生电路、读地址产生电路和数据缓存电路,写地址产生电路用于根据写使能信号得到写地址,写地址用于控制数据缓存电路接收输入数据,输入数据处于写时钟域;时钟域通道电路用于对写使能信号进行采样以得到多个采样结果,并根据时钟相位差从多个采样结果中选择一个采样结果作为读使能信号,时钟相位差为处于写时钟域的写时钟信号和处于读时钟域的读时钟信号的相位差;读地址产生电路用于根据读使能信号得到读地址,读地址用于控制数据缓存电路产生输出数据,输出数据处于读时钟域;数据缓存电路用于根据写地址和读地址,将输入数据缓存并产生输出数据。
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