(EN) Provided is a layout structure of a standard cell using a Complementary FET (CFET). Transistors (P1, N1), which are transistors having a three-dimensional structure, are arranged between power source wires (11, 12) in a plan view, the transistor (N1) being formed above the transistor (P1) in the depth direction. A local wire (42) is connected to the source or drain of the transistor (P1), and a local wire (44) is connected to the source or drain of the transistor (N1). The local wires (42, 44) extend in the Y direction and overlap with each other in a plan view, and both overlap with the power source wires (11, 12) in a plan view.
(FR) L'invention concerne une structure de disposition d'une cellule standard utilisant un transistor à effet de champ (FET) complémentaire (CFET). Des transistors (P1. N1), qui sont des transistors ayant une structure tridimensionnelle, sont agencés entre des fils de bloc d'alimentation (11, 12) dans une vue en plan, le transistor (N1) étant formé au-dessus du transistor (P1) dans la direction de la profondeur. Un fil local (42) est connecté à la source ou au drain du transistor (P1), et un fil local (44) est connecté à la source ou au drain du transistor (N1). Les fils locaux (42, 44) s'étendent dans la direction Y et se chevauchent dans une vue en plan, et les deux chevauchent les fils de bloc d'alimentation (11, 12) dans une vue en plan.
(JA) CFET(Complementary FET)を用いたスタンダードセルのレイアウト構造を提供する。平面視で電源配線(11,12)の間に立体構造トランジスタのトランジスタ(P1,N1)があり、トランジスタ(N1)は深さ方向においてトランジスタ(P1)よりも上に形成されている。ローカル配線(42)はトランジスタ(P1)のソースまたはドレインと接続されており、ローカル配線(44)はトランジスタ(N1)のソースまたはドレインと接続されている。ローカル配線(42,44)はY方向に延びており、平面視で互いに重なっており、いずれも平面視で電源配線(11,12)と重なっている。