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1. WO2020117700 - DRAM INTERFACE MODE WITH IMPROVED CHANNEL INTEGRITY AND EFFICIENCY AT HIGH SIGNALING RATES

Publication Number WO/2020/117700
Publication Date 11.06.2020
International Application No. PCT/US2019/064052
International Filing Date 02.12.2019
IPC
G06F 5/06 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
5Methods or arrangements for data conversion without changing the order or content of the data handled
06for changing the speed of data flow, i.e. speed regularising
G11C 7/10 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output data interface arrangements, e.g. I/O data control circuits, I/O data buffers
G11C 11/401 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21using electric elements
34using semiconductor devices
40using transistors
401forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Applicants
  • RAMBUS INC. [US]/[US]
Inventors
  • WARE, Frederick, A.
Agents
  • KREISMAN, Lance
Priority Data
62/774,59103.12.2018US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) DRAM INTERFACE MODE WITH IMPROVED CHANNEL INTEGRITY AND EFFICIENCY AT HIGH SIGNALING RATES
(FR) MODE D'INTERFACE DE MÉMOIRE VIVE DYNAMIQUE (DRAM) À INTÉGRITÉ ET EFFICACITÉ DE CANAL AMÉLIORÉES À DES TAUX DE SIGNALISATION ÉLEVÉS
Abstract
(EN)
An IC memory controller includes a first controller command/address (C/A) interface to transmit first and second read commands for first and second read data to a first memory C/A interface of a first bank group of memory. A second command/address (C/A) interface transmits third and fourth read commands for third and fourth read data to a second memory C/A interface of a second bank group of memory. For a first operating mode, the first and second read data are received after respective first delays following transmission of the first and second read commands and at a first serialization ratio. For a second operating mode, the first and second read data are received after respective second and third delays following transmission of the first and second read commands. The second and third delays are different from the first delays and from each other. The first and second data are received at a second serialization ratio that is different than the first serialization ratio.
(FR)
Un contrôleur de mémoire à circuit intégré comprend une première interface de commande/adresse de contrôleur (C/A) pour transmettre des première et deuxième commandes de lecture pour des premières et deuxièmes données de lecture à une première interface C/A d'un premier groupe de banques de mémoire. Une seconde interface de commande/adresse (C/A) transmet des troisième et quatrième commandes de lecture pour des troisièmes et quatrièmes données de lecture à une seconde interface C/A de mémoire d'un second groupe de banques de mémoire. Pour un premier mode de fonctionnement, les premières et deuxièmes données de lecture sont reçues après des premiers retards respectifs après la transmission des première et deuxième commandes de lecture et à un premier rapport de sérialisation. Pour un second mode de fonctionnement, les premières et deuxièmes données de lecture sont reçues après des deuxième et troisième retards respectifs après la transmission des première et deuxième commandes de lecture. Les deuxième et troisième retards sont différents des premiers retards et les uns des autres. Les premières et deuxièmes données sont reçues à un second rapport de sérialisation qui est différent du premier rapport de sérialisation.
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