Processing

Please wait...

Settings

Settings

Goto Application

1. WO2020116147 - FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING SAME

Document

明 細 書

発明の名称 電界効果トランジスタおよびその製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010  

先行技術文献

非特許文献

0011  

発明の概要

発明が解決しようとする課題

0012   0013   0014   0015  

課題を解決するための手段

0016   0017   0018   0019   0020   0021   0022  

発明の効果

0023  

図面の簡単な説明

0024  

発明を実施するための形態

0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056  

符号の説明

0057  

請求の範囲

1   2   3   4   5   6   7  

図面

1A   1B   1C   1D   1E   1F   1G   2   3  

明 細 書

発明の名称 : 電界効果トランジスタおよびその製造方法

技術分野

[0001]
 本発明は、電界効果トランジスタおよびその製造方法に関する。

背景技術

[0002]
 半絶縁性InP基板の上に成長したIII-V族化合物半導体を用いたInP系ヘテロ接合型電界効果トランジスタ(InP-based heterostructure field effect transistor)は、InP系高電子移動度トランジスタ(InP-based high electron mobility transistor、以下、InP系HEMT)とも呼ばれている。これらのトランジスタは、高い電子移動度を有するInGaAsやInAsからなるチャネルを用いることから、優れた高速性および低雑音性を有し、非特許文献1および2に記載のようにサブテラヘルツおよびテラヘルツ帯で動作する超高周波集積回路への応用が期待されている。
[0003]
 また、InGaAsやInAsなどのIII-V族化合物半導体をチャネルとする金属-酸化物-半導体電界効果トランジスタ(metal-oxide-semiconductor field effect transistor、以下MOSFET)は、III-V-MOSFETと呼ばれ、非特許文献3に記載のように、低消費電力動作可能な次世代素子として期待されている。
[0004]
 これらのトランジスタは、分子線エピタキシー(Molecular Beam Epitaxy:MBE)法や、有機金属気相成長(Metal-Organic Vapor-Phase Epitaxy:MOVPE、あるいはMetal-Organic Chemical Vapor Deposition:MOCVD、以下、MOVPE)法のようなエピタキシャル結晶成長法を用いて作製された薄膜(半導体層)を加工して作製される。
[0005]
 InP系HEMTやInP系III-V-MOSFETにおいては、ソース電極-チャネル間、およびチャネル-ドレイン電極間のアクセス抵抗を低減することが、トランジスタの性能向上において重要となる。例えば、InP系HEMTでは、非特許文献4に記載の通り、n型のInGaAsやn型のInAlAsからなるコンタクト層の上に、ソース電極、ドレイン電極を形成し、チャネルとの間のアクセス抵抗の低減を図っている。
[0006]
 上述した構成では、n型コンタクト層とチャネル層の間に、ゲート電極下でスペーサや障壁層として作用するドーピングを施さないInAlAsやInPの層を挟んでおり、これらの層を通過する分だけアクセス抵抗は高くなる。
[0007]
 このため、アクセス抵抗低減の方法として、例えば非特許文献5に記載のように、ソース電極下およびドレイン電極下となる領域のスペーサ層、障壁層を除去し、バッファ層上にSiを高濃度ドープしたInGaAsをエピタキシャル成長法により再成長し、アクセス抵抗を低減する技術が報告されている。
[0008]
 InP基板上に形成するInP系MOSFET作製においても、非特許文献6に記載のように、ソース、ドレイン電極下の領域には、上述した再成長法によって高濃度ドーピングを施した半導体層を形成する技術が報告されている。
[0009]
 上述した高濃度ドープコンタクト層形成のために不要となる層の除去は、主にウエットエッチングによって行われる。これは、ドライエッチング法では、エッチング後の表面を、原子レベルで平坦にするのは困難なためである。再成長によって高品質のコンタクト層を形成するために、エッチングによって露出させた表面は、原子レベルの平坦性を有するが望ましい。しかしながら、ドライエッチングでは露出させた表面の平坦性が確保できず、再成長によって、高品質なコンタクト層を形成するのに好ましくない。
[0010]
 また、チャネル層に高濃度ドープコンタクト層を直接接触させるためには、少なくともチャネル層まで、あるいはチャネル層とバッファ層とのヘテロ界面までエッチングを行う必要がある。このエッチング処理において、チャネル層を構成するInGaAsやInAsと、バリア層、スペーサ層、バッファ層を構成するInAlAsとでは、選択的なエッチングを行うことが難しいため、再現性良く所望の深さでエッチングを停止させることが困難である。

先行技術文献

非特許文献

[0011]
非特許文献1 : H. Hamada et al., "300-GHz, 100-Gb/s InP-HEMT Wireless Transceiver Using a 300-GHz Fundamental Mixer", IEEE/MTT-S International Microwave Symposium, 10.1109/MWSYM.2018.8439850, pp. 1480-1483, 2018.
非特許文献2 : X. Mei et al., "First Demonstration of Amplification at 1 THz Using 25-nm InP High Electron Mobility Transistor Process", IEEE Electron Device Letters, vol. 36, no. 4, pp. 327-329, 2015.
非特許文献3 : J. A. del Alamo, "Nanometre-scale electronics with III-V compound semiconductors", Nature, vol. 479, pp. 317-323, 2011.
非特許文献4 : T. Suemitsu et al., "30-nm Two-Step Recess Gate InP-Based InAlAs/InGaAs HEMTs", IEEE Transactions on Electron Devices, vol. 49, no. 10, pp. 1694-1700, 2002.
非特許文献5 : Q. Li et al., "InP Lattice-matched HEMT with Regrown Source/Drain by MOCVD", IPRM 2011 - 23rd International Conference on Indium Phosphide and Related Materials, 2011.
非特許文献6 : R. Terao et al., "InP/InGaAs Composite Metal-.Oxide-.Semiconductor Field-Effect Transistors with Regrown Source and Al2O3 Gate Dielectric Exhibiting Maximum Drain Current Exceeding 1.3 mA/μm", Applied Physics Express, vol. 4, 054201, 2011.
非特許文献7 : Q. Li et al., "Material and Device Characteristics of Metamorphic In0.53Ga0.47As MOSHEMTs Grown on GaAs and Si Substrates by MOCVD", IEEE Transactions on Electron Devices, vol. 60, no. 12, pp. 4112-4118, 2013.

発明の概要

発明が解決しようとする課題

[0012]
 上述したエッチング処理の工程において、エッチング深さの高精度制御と、エッチング後に平坦な表面を形成するために、InGaAsやInAlAsに対してエッチング選択性の高いInPの層をエッチング停止層として挿入する方法がある。例えば、InGaAsチャネル層とInAlAsバッファ層の間にInP層を挿入することが考えられる。この層構成とすれば、ウエットエッチングによって、InP層でエッチングを自動的に停止させ、選択的にInGaAsチャネル層までを除去することが可能である。また、この方法では、ウエットエッチングで処理するため、露出させたInP層の表面を、原子レベルで平坦なにすることも可能である。
[0013]
 しかし、InGaAsチャネル層とInP層との間の伝導帯バンド不連続が、InGaAsチャネル層とInAlAsバッファ層とのバンド不連続よりも小さい。このため、上述した方法で作製した場合、InGaAsチャネル層への電子の閉じ込めが不十分となり、InP層もチャネルとして作用し、電子移動度が低下するという問題がある。また、InGaAsチャネル層内への電子閉じ込めが弱くなることから、InAlAsバッファ層上に直接InGaAsチャネルを積層した構造と比べて、ゲート長の短い素子において短チャネル効果が生じやすくなる。
[0014]
 以上に説明したように、従来では、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を低減することが容易ではないという問題があった。
[0015]
 本発明は、以上のような問題点を解消するためになされたものであり、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減することを目的とする。

課題を解決するための手段

[0016]
 本発明に係る電界効果トランジスタの製造方法は、基板の上に、InPに格子整合する化合物半導体からなるバッファ層、In xAl 1-xP(0≦x≦0.75)からなる厚さが臨界膜厚以下のエッチング停止層、In yGa 1-yAs(0<y≦1)からなるチャネル層を、これらの順にエピタキシャル成長する第1工程と、エッチング停止層でエッチングが停止するエッチング処理により、チャネル層をパターニングしてチャネル層からなるメサを形成する第2工程と、メサの両脇のエッチング停止層の上にIn zGa 1-zAs(0<z≦1)を再成長させて第1コンタクト層および第2コンタクト層を形成する第3工程と、メサのチャネル層の上にゲート電極を形成する第4工程と、第1コンタクト層の上にソース電極を形成し、第2コンタクト層の上にドレイン電極を形成する第5工程とを備える。
[0017]
 上記電界効果トランジスタの製造方法の一構成例において、第1工程は、バッファ層、エッチング停止層、チャネル層、化合物半導体からなる電子供給層、InAlAsからなる障壁層、InPからなるキャップ層を、これらの順にエピタキシャル成長し、第2工程は、キャップ層、障壁層、電子供給層、チャネル層をパターニングしてメサを形成し、第4工程は、メサのキャップ層の上にゲート電極を形成する。
[0018]
 上記電界効果トランジスタの製造方法の一構成例において、基板は、半絶縁性のInPから構成されている。
[0019]
 上記電界効果トランジスタの製造方法の一構成例において、基板は、Siから構成され、バッファ層は、GaAsまたはInPから構成されている。
[0020]
 上記電界効果トランジスタの製造方法の一構成例において、基板は、GaAsから構成され、バッファ層は、InPから構成されている。
[0021]
 本発明に係る電界効果トランジスタは、基板の上に形成された、InPに格子整合する化合物半導体からなるバッファ層と、バッファ層の上に形成された、In xAl 1-xP(0≦x≦0.75)からなる厚さが臨界膜厚以下のエッチング停止層と、エッチング停止層の上に形成された、In yGa 1-yAs(0<y≦1)からなるチャネル層から構成されたメサと、メサの両脇のエッチング停止層の上に形成された、In zGa 1-zAs(0<z≦1)からなる第1コンタクト層および第2コンタクト層と、メサのチャネル層の上に形成されたゲート電極と、第1コンタクト層の上に形成されたソース電極と、第2コンタクト層の上に形成されたドレイン電極とを備える。
[0022]
 上記電界効果トランジスタの一構成例において、メサは、チャネル層の上に形成された化合物半導体からなる電子供給層と、電子供給層の上に形成されたInAlAsからなる障壁層と、障壁層の上に形成された、InPからなるキャップ層とを備え、ゲート電極は、キャップ層の上に形成されている。

発明の効果

[0023]
 以上説明したように、本発明によれば、In yGa 1-yAs(0<y≦1)からなるチャネル層の下のエッチング停止層を、In xAl 1-xP(0≦x≦0.75)から構成したので、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減することができるという優れた効果が得られる。

図面の簡単な説明

[0024]
[図1A] 図1Aは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図1B] 図1Bは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図1C] 図1Cは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図1D] 図1Dは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図1E] 図1Eは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図1F] 図1Fは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図1G] 図1Gは、本発明の実施の形態に係る電界効果トランジスタの製造方法を説明する途中工程における電界効果トランジスタの構成を示す断面図である。
[図2] 図2は、本発明の実施の形態に係る他の電界効果トランジスタの構成を示す断面図である。
[図3] 図3は、本発明の実施の形態に係る他の電界効果トランジスタの構成を示す断面図である。

発明を実施するための形態

[0025]
 以下、本発明の実施の形態に係る電界効果トランジスタの製造方法について図1A~図1Gを参照して説明する。
[0026]
 まず、図1Aに示すように、基板101の上に、バッファ層102、エッチング停止層103、チャネル層104を、これらの順にエピタキシャル成長する(第1工程)。ここで、高電子移動度トランジスタ(HEMT)を作製する場合、さらに、チャネル層104の上に、スペーサ層105、電子供給層106、障壁層107、キャップ層108を形成する。バッファ層102、エッチング停止層103、チャネル層104、スペーサ層105、電子供給層106、障壁層107、キャップ層108は、これらの順に、基板101の上に、MBE法やMOVPE法などのエピタキシャル結晶成長法を用い、エピタキシャル成長することで形成する。
[0027]
 基板101は、例えば、Feをドープすることで高抵抗としたInPから構成する。バッファ層102は、InPに格子整合する化合物半導体から構成する。また、バッファ層102は、厚さ200nm程度に形成する。
[0028]
 エッチング停止層103は、In xAl 1-xP(0≦x≦0.75)から構成する。この組成のIn xAl 1-xPは、また、エッチング停止層103の厚さは、格子不整合によるミスフィット転位が発生しない臨界膜厚以下とする。例えば、エッチング停止層103は、In xAl 1-xP(x=0.7)から構成し、厚さを5nmとする。なお、本書では、基板101の表面の面方向の格子定数が一致していない状態を格子不整合と称する。
[0029]
 チャネル層104は、In yGa 1-yAs(0<y≦1)から構成する。より好ましくは、チャネル層104は、In yGa 1-yAsのIn組成yを、InPに格子整合する0.53より大きくする。また、チャネル層104の厚さは、格子不整合によるミスフィット転位を生じないInGaAsの臨界膜厚以下とする。例えば、チャネル層104は、厚さ10nm程度とする。
[0030]
 スペーサ層105は、InAlAsから構成する。また、スペーサ層105は、例えば、厚さ3nm程度に形成する。
[0031]
 電子供給層106は、InAlAsなどの化合物半導体から構成する。また、電子供給層106は、Siがドープされている。例えば、電子供給層106には、Siがプレーナドープされ、Siのシート濃度は、例えば5×10 12cm -2程度とされている。なお、電子供給層106におけるSiの濃度は、HEMTにおける所望とするしきい値電圧を得るために適宜調整する。
[0032]
 障壁層107は、例えば、InAlAsから構成する。また、障壁層107は、厚さ6nm程度に形成する。キャップ層108は、InPから構成する。また、キャップ層108は、厚さ5nm程度に形成する。
[0033]
 上述したように、In xAl 1-xP(0≦x≦0.75)から構成したエッチング停止層103は、In yGa 1-yAs(0<y≦1)から構成するチャネル層104との間のバンド不連続が、エッチング停止層をInAlAsから構成した場合より、大きな値となる。
[0034]
 次に、図1Bに示すように、ゲート電極を形成する領域に、例えば、無機マスクパターン109を形成する。無機マスクパターン109は、例えば、酸化シリコン(SiO 2)から構成できる。無機マスクパターン109は、平面視の形状が、例えば、図1Bの紙面手前より奥(ゲート幅方向)に延在するストライプ形状とされている。
[0035]
 例えば、公知のリソグラフィー技術により、無機マスクパターン109を形成する箇所に開口を有するマスク層を、キャップ層108の上に形成する。次いで、よく知られた化学的気相成長法などにより、マスク層の上から酸化シリコンを堆積する。この処理により、マスク層の開口部の内部にも、酸化シリコンが堆積する。この後、マスク層を除去(リフトオフ)することで、マスク層の上に酸化シリコンを除去し、マスク層の開口部の部分に堆積した酸化シリコンを残すことで、残された酸化シリコンより無機マスクパターン109が形成できる。
[0036]
 次に、エッチング停止層103でエッチングが停止するエッチング処理により、無機マスクパターン109をマスクとしてチャネル層104をパターニングし、図1Cに示すように、チャネル層104からなるメサ110を形成する(第2工程)。より詳しくは、チャネル層104はエッチングされるがエッチング停止層103はエッチングされないウエットエッチング処理で、無機マスクパターン109が形成されていない領域のチャネル層104をエッチング除去してメサ110を形成する。メサ110は、平面視の形状が、例えば、図1Cの紙面手前より奥(ゲート幅方向)に延在するストライプ形状に形成される。
[0037]
 実施の形態では、チャネル層104の上に、スペーサ層105、電子供給層106、障壁層107、キャップ層108を形成しているので、無機マスクパターン109をマスクとしたエッチング処理では、チャネル層104、スペーサ層105、電子供給層106、障壁層107、キャップ層108をパターニングし、チャネル層104、スペーサ層105、電子供給層106、障壁層107、キャップ層108からなるメサ110を形成する。
[0038]
 例えば、HCl、H 3PO 4などからなるエッチャントを用いたウエットエッチングによれば、InPからなるキャップ層108、InAlAsからなる障壁層107、電子供給層106、スペーサ層105がエッチングできる。このウエットエッチングでは、InGaAsからなるチャネル層104は、ほとんどエッチングされない。
[0039]
 次に、例えば、クエン酸からなるエッチャントを用いたウエットエッチングによれば、InGaAsからなるチャネル層104がエッチングできる。このウエットエッチングでは、In xAl 1-xPからなるエッチング停止層103はエッチングされず、メサ110の両脇に、原子レベルで平坦なエッチング停止層103の表面を露出させることが可能である。
[0040]
 次に、メサ110の両脇のエッチング停止層103の上に、比較的高濃度にn型不純物を導入したIn zGa 1-zAs(0<z≦1)を再成長させ、図1Dに示すように、第1コンタクト層111および第2コンタクト層112を形成する(第3工程)。例えば、MBE法やMOVPE法などのエピタキシャル成長法により、n型不純物を導入したIn zGa 1-zAs(0<z≦1)を再成長させることができる。この再成長では、無機マスクパターン109を選択成長マスクとして用い、酸化シリコンの上にはIn zGa 1-zAs(0<z≦1)が堆積されない成長条件とする。n型の不純物のドーピング濃度は、例えば、5×10 19cm -3以上とする(非特許文献6,非特許文献7参照)。
[0041]
 次に、無機マスクパターン109を除去し、図1Eに示すように、メサ110の最上層(キャップ層108)を露出させる。HF系のエッチャントを用いたウエットエッチングにより、酸化シリコンからなる無機マスクパターン109が選択的に除去できる。
[0042]
 次に、図1Fに示すように、メサ110のチャネル層104の上にゲート電極121を形成する(第4工程)。実施の形態では、チャネル層104の上に、スペーサ層105、電子供給層106、障壁層107、キャップ層108が形成されており、キャップ層108の上に、ショットキー接続するゲート電極121を形成する。例えば、よく知られたリフトオフ法により、所定のゲート電極材料からゲート電極121を形成することができる。
[0043]
 次に、図1Gに示すように、第1コンタクト層111の上にソース電極122を形成し、第2コンタクト層112の上にドレイン電極123を形成する(第5工程)。ソース電極122は、第1コンタクト層111にオーミック接続する状態に形成する。同様に、ドレイン電極123は、第2コンタクト層112にオーミック接続する状態に形成する。例えば、よく知られたリフトオフ法により、所定の電極材料からソース電極122、ドレイン電極123を形成することができる。
[0044]
 上述した実施の形態における電界効果トランジスタの製造方法により、基板101の上に形成されたバッファ層102と、バッファ層102の上に形成されたエッチング停止層103と、エッチング停止層103の上に形成されたチャネル層104から構成されたメサ110と、メサ110の両脇のエッチング停止層103の上に形成された第1コンタクト層111および第2コンタクト層112と、メサ110のチャネル層104の上に形成されたゲート電極121と、第1コンタクト層111の上に形成されたソース電極122と、第2コンタクト層112の上に形成されたドレイン電極123とを備える電界効果トランジスタが得られる。
[0045]
 実施の形態では、メサ110は、チャネル層104の上に形成されたスペーサ層105と、スペーサ層105の上に形成された電子供給層106と、電子供給層106の上に形成された障壁層107と、障壁層107の上に形成された、キャップ層108とを備え、ゲート電極121は、キャップ層108の上に形成されている。
[0046]
 上述した実施の形態の製造方法によれば、原子レベルで平坦なエッチング停止層103の表面より、エピタキシャル成長により、高品質な第1コンタクト層111および第2コンタクト層112を形成することが可能となる。この結果、ソース・ドレイン電極とチャネル層との間のアクセス抵抗が低い、電界効果トランジスタが作製できる。
[0047]
 さらに、In yGa 1-yAsから構成したチャネル層104の下層に配置したエッチング停止層103は、In xAl 1-xP(0≦x≦0.75)から構成したので、チャネル層104とエッチング停止層103との間の伝導帯バンド不連続が、InGaAs/InAlAsの場合よりも大きくなる。これにより、チャネル層104の内部への電子の閉じ込めが促進され、電界効果トランジスタにおける、短チャネル効果を抑制することが可能となる。
[0048]
 ところで、上述では、チャネル層104を1層から構成したが、図2に示すように、第1チャネル層104a、第2チャネル層104b、第3チャネル層104cの3層構造としてもよい。この場合、第1チャネル層104a、第2チャネル層104b、第3チャネル層104c、スペーサ層105、電子供給層106、障壁層107、キャップ層108から、メサ110aが構成される。
[0049]
 第1チャネル層104aおよび第3チャネル層104cは、In組成xが0.53≦x≦0.8を満たすInGaAsから構成し、第2チャネル層104bは、0.8<x≦1を満たすInGaAsから構成する。この構成とすることで、第2チャネル層104bは、第1チャネル層104aおよび第3チャネル層104cよりも伝導帯端のバンドギャップが低くなる。また、第2チャネル層104bは、上下の層との間の格子不整合によるミスフィット転位が発生しない、いわゆる臨界膜厚以下の厚さとする。
[0050]
 また、ゲート電極121は、図3に示すように、ゲート絶縁層113を介してキャップ層108の上に形成してもよい。ゲート絶縁層113は、例えば、Al 23、HfO 2などの酸化物から構成することができる。
[0051]
 ところで、上述では、HEMTを例に説明したが、MOSFETの場合も同様である。また、基板は、InPに限るものではなく、Si、GaAsなどから構成することもできる(非特許文献7参照)。また、SiまたはGaAsから構成した基板の上に、意図的に格子緩和させたバッファ層を介して成長したInPと同じ格子定数の結晶層を形成し、この結晶層の上に、バッファ層、エッチング停止層、チャネル層をエピタキシャル成長させることもできる。
[0052]
 また、第1コンタクト層、第2コンタクト層は、層厚方向に一様な組成のInGaAsから構成するものに限らない。例えば、エッチング停止層の側は、InPに格子整合するInGaAsから構成し、ソース電極、ドレイン電極の側は、高いIn組成としたInGaAsまたはInAsから構成することもできる。この場合、高いIn組成としたInGaAsまたはInAsから構成する領域は、ミスフィット転位の発生しない臨界膜厚以下とする。
[0053]
 また、無機マスクパターンを用いて第1コンタクト層、第2コンタクト層を再成長した後、無機マスクパターンを除去し、この後でゲート電極を形成したが、これに限るものではない。例えば、キャップ層の上に、ゲート電極、あるいは、ゲート絶縁層およびゲート電極を形成した後、ゲート電極をマスクとしたエッチングにより、エッチング停止層を露出させ、露出したエッチング停止層より、第1コンタクト層、第2コンタクト層を再成長することもできる。
[0054]
 また、ゲート電極より基板の側の各層は、用途に応じて構成する。例えば、MOSFETを作製する場合、チャネル層の上に、キャップ層を形成し、キャップ層の上にゲート絶縁層を介してゲート電極を形成すればよい。
[0055]
 以上に説明したように、本発明によれば、In yGa 1-yAs(0<y≦1)からなるチャネル層の下のエッチング停止層を、In xAl 1-xP(0≦x≦0.75)から構成したので、チャネル層における電子移動度の低下および短チャネル効果を抑制した状態で、ソース・ドレイン電極とチャネル層との間のアクセス抵抗を、より容易に低減することができるようになる。
[0056]
 なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

符号の説明

[0057]
 101…基板、102…バッファ層、103…エッチング停止層、104…チャネル層、105…スペーサ層、106…電子供給層、107…障壁層、108…キャップ層、109…無機マスクパターン、110…メサ、111…第1コンタクト層、112…第2コンタクト層、121…ゲート電極、122…ソース電極、123…ドレイン電極。

請求の範囲

[請求項1]
 基板の上に、InPに格子整合する化合物半導体からなるバッファ層、In xAl 1-xP(0≦x≦0.75)からなる厚さが臨界膜厚以下のエッチング停止層、In yGa 1-yAs(0<y≦1)からなるチャネル層を、これらの順にエピタキシャル成長する第1工程と、
 前記エッチング停止層でエッチングが停止するエッチング処理により、前記チャネル層をパターニングして前記チャネル層からなるメサを形成する第2工程と、
 前記メサの両脇の前記エッチング停止層の上にIn zGa 1-zAs(0<z≦1)を再成長させて第1コンタクト層および第2コンタクト層を形成する第3工程と、
 前記メサの前記チャネル層の上にゲート電極を形成する第4工程と、
 前記第1コンタクト層の上にソース電極を形成し、前記第2コンタクト層の上にドレイン電極を形成する第5工程と
 を備える電界効果トランジスタの製造方法。
[請求項2]
 請求項1記載の電界効果トランジスタの製造方法において、
 前記第1工程は、前記バッファ層、前記エッチング停止層、前記チャネル層、化合物半導体からなる電子供給層、InAlAsからなる障壁層、InPからなるキャップ層を、これらの順にエピタキシャル成長し、
 前記第2工程は、前記キャップ層、前記障壁層、前記電子供給層、前記チャネル層をパターニングして前記メサを形成し、
 前記第4工程は、前記メサの前記キャップ層の上にゲート電極を形成する
 ことを特徴とする電界効果トランジスタの製造方法。
[請求項3]
 請求項1または2記載の電界効果トランジスタの製造方法において、
 前記基板は、半絶縁性のInPから構成されていることを特徴とする電界効果トランジスタの製造方法。
[請求項4]
 請求項1または2記載の電界効果トランジスタの製造方法において、
 前記基板は、Siから構成され、前記バッファ層は、GaAsまたはInPから構成されていることを特徴とする電界効果トランジスタの製造方法。
[請求項5]
 請求項1または2記載の電界効果トランジスタの製造方法において、
 前記基板は、GaAsから構成され、前記バッファ層は、InPから構成されていることを特徴とする電界効果トランジスタの製造方法。
[請求項6]
 基板の上に形成された、InPに格子整合する化合物半導体からなるバッファ層と、
 前記バッファ層の上に形成された、In xAl 1-xP(0≦x≦0.75)からなる厚さが臨界膜厚以下のエッチング停止層と、
 前記エッチング停止層の上に形成された、In yGa 1-yAs(0<y≦1)からなるチャネル層から構成されたメサと、
 前記メサの両脇の前記エッチング停止層の上に形成された、In zGa 1-zAs(0<z≦1)からなる第1コンタクト層および第2コンタクト層と、
 前記メサの前記チャネル層の上に形成されたゲート電極と、
 前記第1コンタクト層の上に形成されたソース電極と、
 前記第2コンタクト層の上に形成されたドレイン電極と
 を備える電界効果トランジスタ。
[請求項7]
 請求項6記載の電界効果トランジスタにおいて、
 前記メサは、
 前記チャネル層の上に形成された化合物半導体からなる電子供給層と、
 前記電子供給層の上に形成されたInAlAsからなる障壁層と、
 前記障壁層の上に形成された、InPからなるキャップ層と
 を備え、
 前記ゲート電極は、前記キャップ層の上に形成されている
 ことを特徴とする電界効果トランジスタ。

図面

[ 図 1A]

[ 図 1B]

[ 図 1C]

[ 図 1D]

[ 図 1E]

[ 図 1F]

[ 図 1G]

[ 図 2]

[ 図 3]