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1. WO2020113966 - HIGH-PERFORMANCE FUSION SERVER ARCHITECTURE

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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031  

权利要求书

1   2   3   4   5   6   7   8  

附图

1  

说明书

发明名称 : 一种高效能融合服务器架构

技术领域

[0001]
本发明涉及服务器技术领域,特别涉及一种高效能融合服务器架构。

背景技术

[0002]
随着互联网用户的快速增长,数据体量的急剧膨胀,数据中心对计算的需求也在迅猛上涨。诸如深度学习在线预测、直播中的视频转码、图片压缩解压缩以及HTTPS加密等各类应用对计算的需求已远远超出了传统CPU处理器的能力所及。
[0003]
历史上,受益于半导体技术的持续演进,计算机体系结构的吞吐量和系统性能不断提高,处理器的性能每18个月就能翻倍(众所周知的“摩尔定律”),使得处理器的性能可以满足应用软件的需求。但是,近几年半导体技术改进达到了物理极限,电路越来越复杂,每一个设计的开发成本高达数百万美元,数十亿美元才能形成新产品投产能力。2016年3月24日,英特尔宣布正式停用“Tick-Tock”处理器研发模式,未来研发周期将从两年周期向三年期转变。至此,摩尔定律对英特尔几近失效。
[0004]
一方面处理器性能再无法按照摩尔定律进行增长,另一方面数据增长对计算性能要求超过了按“摩尔定律”增长的速度。处理器本身无法满足HPC(High Performance Compute,高性能计算)应用软件的性能需求,导致需求和性能之间出现了缺口。
[0005]
针对这一情况,技术人员提出了一种解决方法,通过硬件加速,采用专用协处理器的异构计算方式来提升处理性能。
[0006]
FPGA(Field Programmable Gate Array),即现场可编程门阵列,是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。
[0007]
与传统通用处理器相比,采用CPU处理器+FPGA的可重构架构的异构计算宰割方面具有很多优势,例如:较高的性能、较大的灵活性、较低的功耗特性、天生的容错特性以及能够大大缩减产品开发周期等。采用FPGA芯片来替代GPU(Graphics Processing Unit,图形处理器)作为未来高性能计算的加速器,应该是现阶段的FPGA异构智能计算发展的主旋律。
[0008]
基于上述情况,本发明提出了一种高效能融合服务器架构。
[0009]
发明内容
[0010]
本发明为了弥补现有技术的缺陷,提供了一种简单高效的高效能融合服务器架构。
[0011]
本发明是通过如下技术方案实现的:
[0012]
一种高效能融合服务器架构,其特征在于:采用通用处理器+双FPGA芯片的异构架构,将网络,计算和存储实现高效融合,包括通用处理器,FPGA 1芯片,FPGA 2芯片,本地内存,内存阵列,闪存阵列和FPGA本地内存;所述FPGA 1芯片,FPGA 2芯片与本地内存均连接到通用处理器,所述内存阵列和闪存阵列均连接到FPGA 1芯片,所述FPGA本地内存连接到FPGA 2芯片,所述FPGA 1芯片与FPGA 2芯片之间通过数据总线相连接。
[0013]
所述FPGA 1芯片采用高速内存接口与通用处理器实现高速互联,扩展出内存阵列接口和闪存接口,用于加大高速存储空间,并实现与FPGA 2芯片的SRIO接口实现互联;所述FPGA 2芯片采用通用异构架构,用于实现网络报文解析和卸载,并仲裁数据功能及发送方向。
[0014]
所述FPGA 1芯片用于存储扩展与加速,内部设有2个DDR4接口,1个SRIO接口,1个闪存控制器接口以及内部RAM逻辑模块和存储控制与仲裁逻辑模块;所述2个DDR4接口,1个SRIO接口,1个闪存控制器接口以及内部RAM逻辑模块均连接到存储控制与仲裁逻辑模块。
[0015]
所述2个DDR4接口分别用于连接内存阵列和通用处理器,所述SRIO接口用于实现FPGA 1芯片与FPGA 2芯片之间的数据互联,所述闪存控制器接口用于连接闪存阵列,所述内部RAM逻辑模块用于存放数据Mapping表,所述存储控制与仲裁逻辑模块负责对数据指令进行分类,确认数据读取或写入在内存阵列或者闪存阵列。
[0016]
所述FPGA 2芯片作为智能网卡,内部设有网络接口,DDR4接口,SRIO接口,PCIE接口和网络报文卸载及仲裁逻辑模块;所述网络接口,SRIO接口和PCIE接口均连接到网络报文卸载及仲裁逻辑模块。
[0017]
所述网络接口用于外部数据互联,所述DDR4接口用于连接FPGA本地内存,所述SRIO接口用于实现FPGA 2芯片与FPGA 1芯片之间的数据互联,所述PCIE接口与通用 处理器互联,所述网络报文卸载和仲裁逻辑模块用于解析和卸载网络协议并仲裁数据发送方向。
[0018]
所述内部RAM逻辑模块中的数据Mapping表包含数据存储位置和数据的冷热表两部分,所述数据存储位置即内存阵列或闪存阵列,所述数据的冷热表即保存数据使用热度,将热数据存储到内存阵列,冷数据存入闪存阵列;数据冷热程度依据在单位时间内数据一次写入被读取次数来评估,读取次数根据应用进行设置。
[0019]
所述高效能融合服务器架构,通过FPGA 2芯片的网络接口接收外部数据,外部数据经网络报文卸载后通过仲裁逻辑,确认报文需要传送至通用处理器还是FPGA 1芯片;如果数据送入通用处理器,则通用处理器处理后决定数据是发送出去还是写入FPGA 1芯片;如果数据送入FPGA 1芯片,则通过存储控制与仲裁逻辑模块解析数据,并依据指令,读取或写入数据至内存阵列或闪存阵列;而数据读取或写入策略,依据数据的冷热表,保存数据使用热度,将热数据存储到内存阵列,冷数据存入闪存阵列。
[0020]
本发明的有益效果是:该高效能融合服务器架构,采用通用处理器+双FPGA芯片的异构架构,灵活性高,能耗低,容错特性强,实现了计算,存储与网络的融合,极大地提升了云应用效率,能够满足HPC应用软件的性能需求,填补了需求和性能之间的缺口,适宜推广应用。

附图说明

[0021]
附图1为本发明高效能融合服务器架构示意图。

具体实施方式

[0022]
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白,以下结合附图和实施例,对本发明进行详细的说明。应当说明的是,此处所描述的具体实施例仅用以解释本发明,并不用于限定本发明。
[0023]
该高效能融合服务器架构,采用通用处理器+双FPGA芯片的异构架构,将网络,计算和存储实现高效融合,包括通用处理器,FPGA 1芯片,FPGA 2芯片,本地内存,内存阵列,闪存阵列和FPGA本地内存;所述FPGA 1芯片,FPGA 2芯片与本地内存均连接到通用处理器,所述内存阵列和闪存阵列均连接到FPGA 1芯片,所述FPGA本地内存连接到FPGA 2芯片,所述FPGA 1芯片与FPGA 2芯片之间通过数据总线相连接。
[0024]
所述FPGA 1芯片采用高速内存接口与通用处理器实现高速互联,扩展出内存阵列接口和闪存接口,用于加大高速存储空间,并实现与FPGA 2芯片的SRIO接口实现互联;所述FPGA 2芯片采用通用异构架构,用于实现网络报文解析和卸载,并仲裁数据功能及发送方向。
[0025]
所述FPGA 1芯片用于存储扩展与加速,内部设有2个DDR4接口,1个SRIO接口,1个闪存控制器接口以及内部RAM逻辑模块和存储控制与仲裁逻辑模块;所述2个DDR4接口,1个SRIO接口,1个闪存控制器接口以及内部RAM逻辑模块均连接到存储控制与仲裁逻辑模块。
[0026]
所述2个DDR4接口分别用于连接内存阵列和通用处理器,所述SRIO接口用于实现FPGA 1芯片与FPGA 2芯片之间的数据互联,所述闪存控制器接口用于连接闪存阵列,所述内部RAM逻辑模块用于存放数据Mapping表,所述存储控制与仲裁逻辑模块负责对数据指令进行分类,确认数据读取或写入在内存阵列或者闪存阵列。
[0027]
所述FPGA 2芯片作为智能网卡,内部设有网络接口,DDR4接口,SRIO接口,PCIE接口和网络报文卸载及仲裁逻辑模块;所述网络接口,SRIO接口和PCIE接口均连接到网络报文卸载及仲裁逻辑模块。
[0028]
所述网络接口用于外部数据互联,所述DDR4接口用于连接FPGA本地内存,所述SRIO接口用于实现FPGA 2芯片与FPGA 1芯片之间的数据互联,所述PCIE接口与通用处理器互联,所述网络报文卸载和仲裁逻辑模块用于解析和卸载网络协议并仲裁数据发送方向。
[0029]
所述内部RAM逻辑模块中的数据Mapping表包含数据存储位置和数据的冷热表两部分,所述数据存储位置即内存阵列或闪存阵列,所述数据的冷热表即保存数据使用热度,将热数据存储到内存阵列,冷数据存入闪存阵列;数据冷热程度依据在单位时间内数据一次写入被读取次数来评估,读取次数根据应用进行设置。
[0030]
所述高效能融合服务器架构,通过FPGA 2芯片的网络接口接收外部数据,外部数据经网络报文卸载后通过仲裁逻辑,确认报文需要传送至通用处理器还是FPGA 1芯片;如果数据送入通用处理器,则通用处理器处理后决定数据是发送出去还是写入FPGA 1芯片;如果数据送入FPGA 1芯片,则通过存储控制与仲裁逻辑模块解析数据,并依据指令,读 取或写入数据至内存阵列或闪存阵列;而数据读取或写入策略,依据数据的冷热表,保存数据使用热度,将热数据存储到内存阵列,冷数据存入闪存阵列。
[0031]
该高效能融合服务器架构,采用通用处理器+双FPGA芯片的异构架构,灵活性高,能耗低,容错特性强,实现了计算,存储与网络的融合,极大地提升了云应用效率,能够满足HPC应用软件的性能需求,填补了需求和性能之间的缺口,适宜推广应用。

权利要求书

[权利要求 1]
一种高效能融合服务器架构,其特征在于:采用通用处理器+双FPGA芯片的异构架构,将网络,计算和存储实现高效融合,包括通用处理器,FPGA 1芯片,FPGA 2芯片,本地内存,内存阵列,闪存阵列和FPGA本地内存;所述FPGA 1芯片,FPGA 2芯片与本地内存均连接到通用处理器,所述内存阵列和闪存阵列均连接到FPGA 1芯片,所述FPGA本地内存连接到FPGA 2芯片,所述FPGA 1芯片与FPGA 2芯片之间通过数据总线相连接。
[权利要求 2]
根据权利要求1所述的高效能融合服务器架构,其特征在于:所述FPGA 1芯片采用高速内存接口与通用处理器实现高速互联,扩展出内存阵列接口和闪存接口,用于加大高速存储空间,并实现与FPGA 2芯片的SRIO接口实现互联;所述FPGA 2芯片采用通用异构架构,用于实现网络报文解析和卸载,并仲裁数据功能及发送方向。
[权利要求 3]
根据权利要求2所述的高效能融合服务器架构,其特征在于:所述FPGA 1芯片用于存储扩展与加速,内部设有2个DDR4接口,1个SRIO接口,1个闪存控制器接口以及内部RAM逻辑模块和存储控制与仲裁逻辑模块;所述2个DDR4接口,1个SRIO接口,1个闪存控制器接口以及内部RAM逻辑模块均连接到存储控制与仲裁逻辑模块。
[权利要求 4]
根据权利要求3所述的高效能融合服务器架构,其特征在于:所述2个DDR4接口分别用于连接内存阵列和通用处理器,所述SRIO接口用于实现FPGA 1芯片与FPGA 2芯片之间的数据互联,所述闪存控制器接口用于连接闪存阵列,所述内部RAM逻辑模块用于存放数据Mapping表,所述存储控制与仲裁逻辑模块负责对数据指令进行分类,确认数据读取或写入在内存阵列或者闪存阵列。
[权利要求 5]
根据权利要求2所述的高效能融合服务器架构,其特征在于:所述FPGA 2芯片作为智能网卡,内部设有网络接口,DDR4接口,SRIO接口,PCIE接口和网络报文卸载及仲裁逻辑模块;所述网络接口,SRIO接口和PCIE接口均连接到网络报文卸载及仲裁逻辑模块。
[权利要求 6]
根据权利要求5所述的高效能融合服务器架构,其特征在于:所述网络接口用于外部数据互联,所述DDR4接口用于连接FPGA本地内存,所述SRIO接口用于实现FPGA2芯片与FPGA 1芯片之间的数据互联,所述PCIE接口与通用处理器互联,所述网络 报文卸载和仲裁逻辑模块用于解析和卸载网络协议并仲裁数据发送方向。
[权利要求 7]
根据权利要求4所述的高效能融合服务器架构,其特征在于:所述内部RAM逻辑模块中的数据Mapping表包含数据存储位置和数据的冷热表两部分,所述数据存储位置即内存阵列或闪存阵列,所述数据的冷热表即保存数据使用热度,将热数据存储到内存阵列,冷数据存入闪存阵列;数据冷热程度依据在单位时间内数据一次写入被读取次数来评估,读取次数根据应用进行设置。
[权利要求 8]
根据权利要求7所述的高效能融合服务器架构,其特征在于:通过FPGA 2芯片的网络接口接收外部数据,外部数据经网络报文卸载后通过仲裁逻辑,确认报文需要传送至通用处理器还是FPGA 1芯片;如果数据送入通用处理器,则通用处理器处理后决定数据是发送出去还是写入FPGA 1芯片;如果数据送入FPGA 1芯片,则通过存储控制与仲裁逻辑模块解析数据,并依据指令,读取或写入数据至内存阵列或闪存阵列;而数据读取或写入策略,依据数据的冷热表,保存数据使用热度,将热数据存储到内存阵列,冷数据存入闪存阵列。

附图

[ 图 1]