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1. WO2020110559 - HIGH FREQUENCY SWITCH

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明 細 書

発明の名称 高周波スイッチ 0001  

技術分野

0002  

背景技術

0003   0004   0005  

先行技術文献

非特許文献

0006  

発明の概要

0007   0008  

図面の簡単な説明

0009  

発明を実施するための形態

0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4A   4B   4C   4D   5A   5B   5C   6A   6B   6C   6D   6E   6F   7   8   9A   9B   9C   10   11   12   13   14   15   16   17   18   19   20  

明 細 書

発明の名称 : 高周波スイッチ

関連出願の相互参照

[0001]
 本出願は、2018年11月26日に出願された日本出願番号2018-220253号に基づくもので、ここにその記載内容を援用する。

技術分野

[0002]
 本開示は、高周波スイッチに関する。

背景技術

[0003]
 一般に、高周波回路の技術分野では、電力を分配するためにウィルキンソン電力分配器が用いられる。このウィルキンソン電力分配器は、電力を均等に分配できるものの、λ/4の伝送線路、例えば、実効比誘電率を3.5としたとき、40GHzにておよそ1000μm、を必要とする。このため、このウィルキンソン電力分配器を集積回路内に組み込む際には、必要とするレイアウト面積が大きくなりやすい。非特許文献1には、差動ウィルキンソン電力分配器及び高周波スイッチが記載されている。
[0004]
 他方、無線通信での送受信の経路をアンテナ端にて切替えるものとして、SPDT(Single Pole Double Throw)などの高周波スイッチを用いるものがある。例えば、非特許文献2のFig.9及びその説明には、CMOSスイッチを用いて送受信の経路を切替える回路が記載されている。しかし、この回路は0.5-30GHzの周波数帯域を対象としているため、30GHz以上のミリ波帯の周波数帯域では、非特許文献2のFig.10の特性に示すように、リターンロス及び挿入損失の悪化が懸念される。
[0005]
 また非特許文献3に記載の技術では、並列スイッチが片側のノード及びグランド間に構成されているため、シャントスイッチとグランドノードとの間に余分な寄生インピーダンスを生じてしまい、しかも占有面積が大きくなってしまう。また、非特許文献4には、分岐の前後に緩衝用増幅器を備えることで高周波信号の分配を行う回路が開示されているが、緩衝用増幅器を備える場合は、増幅器分のレイアウト面積や電力の消費の点で不利になる。

先行技術文献

非特許文献

[0006]
非特許文献1 : Bon-Hyun Ku et al. , “A High-Linearity 76-85-GHz 16-Element 8-Transmit/8-Receive Phased-Array Chip With High Isolation and Flip-Chip Packaging”, IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES , VOL.62 , NO.10 , OCTOBER 2014
非特許文献2 : Xinwang Zhang et al. , “A 0.5-30GHz Wideband Differential CMOS T/R Switch with Independent Bias and Leakage Cancellation Techniques”, 2015 IEEE International Symposium on Circuits and Systems , 24-27 MAY 2015
非特許文献3 : Hyun-Woong Kim et al. , “A High Power CMOS Differential T/R Switch using Multi-section Impedance Transformation Technique”, 2010 IEEE Radio Frequency Integrated Circuits Symposium , 23-25 MAY 2010
非特許文献4 : Y.Mo et al. , “An LO Power Distribution Network Design for Integrated 60-GHz Transceiver on Chip” , 2009 IEEE 8th International Conference on ASIC , pp.292-295

発明の概要

[0007]
 本開示の目的は、ミリ波などの高い周波数においても特性を良好にできるようにした高周波スイッチを提供することにある。
[0008]
 本開示の一態様は、差動信号の経路を切替える高周波スイッチを対象としている。この高周波スイッチは、一つのポートを構成する一対のポール端子と、複数のポートを構成する複数の一対のスロー端子と、を備えている。複数の一対のスロー端子には、それぞれ、一対のスロー端子とグランドノードとの間、又は、一対のスロー端子の間にそれぞれ並列接続されるインダクタと、複数の一対のスロー端子の間にそれぞれ接続された並列接続スイッチと、複数の一対のスロー端子からそれぞれ一対のポール端子までの間に介在して直列接続された直列接続スイッチと、を備えている。これによりミリ波などの高い周波数においても特性を良好にできるようになる。

図面の簡単な説明

[0009]
 本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
[図1] 図1は、第1実施形態に係るミリ波レーダシステムの全体構成図であり、
[図2] 図2は、高周波スイッチの説明図であり、
[図3] 図3は、高周波スイッチの回路図であり、
[図4A] 図4Aは、直列接続スイッチ、並列接続スイッチの構成例のその1であり、
[図4B] 図4Bは、直列接続スイッチ、並列接続スイッチの構成例のその2であり、
[図4C] 図4Cは、オン状態における直列接続スイッチ、並列接続スイッチの等価回路図であり、
[図4D] 図4Dは、オフ状態における直列接続スイッチ、並列接続スイッチの等価回路図であり、
[図5A] 図5Aは、レイアウト構成図であり、
[図5B] 図5Bは、レイヤの構成説明図であり、
[図5C] 図5Cは、伝送線路の断面図であり、
[図6A] 図6Aは、第1ポートのリターンロス特性S 11を示す図であり、
[図6B] 図6Bは、第2ポートのリターンロス特性S 22を示す図であり、
[図6C] 図6Cは、第3ポートのリターンロス特性S 33を示す図であり、
[図6D] 図6Dは、第1ポートと第2ポートとの間のアイソレーション特性S 12を示す図であり、
[図6E] 図6Eは、第1ポートと第3ポートとの間の挿入損失特性S 13を示す図であり、
[図6F] 図6Fは、第2ポートと第3ポートとの間のアイソレーション特性S 23を示す図であり、
[図7] 図7は、第2実施形態に係る高周波スイッチの回路図であり、
[図8] 図8は、第3実施形態に係る高周波スイッチの回路図であり、
[図9A] 図9Aは、T字分岐路のレイアウト構成図のその1であり、
[図9B] 図9Bは、T字分岐路のレイアウト構成図のその2であり、
[図9C] 図9Cは、可変容量の回路図であり、
[図10] 図10は、第4実施形態に係るT字分岐路のレイアウト構成図のその3であり、
[図11] 図11は、第5実施形態に係る高周波スイッチの回路図であり、
[図12] 図12は、第6実施形態に係る高周波スイッチの回路図であり、
[図13] 図13は、第7実施形態に係るマスタ集積回路の回路図であり、
[図14] 図14は、第8実施形態に係る高周波スイッチのレイアウト構成図であり、
[図15] 図15は、第9実施形態に係る伝送線路の断面図のその1であり、
[図16] 図16は、伝送線路の断面図のその2であり、
[図17] 図17は、伝送線路の断面図のその3であり、
[図18] 図18は、伝送線路の断面図のその4であり、
[図19] 図19は、伝送線路の断面図のその5であり、
[図20] 図20は、伝送線路の断面図のその6である。

発明を実施するための形態

[0010]
 以下、高周波スイッチの幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。
[0011]
 (第1実施形態)
 図1から図6Fに、第1実施形態の説明図を示す。図1に示すミリ波レーダシステム1は、例えば車両前方に79GHz帯の変調された電波を発射し、対象物から反射された反射波を測定することで、対象物との距離や相対速度を測るものである。以下、ミリ波レーダシステム1を構成する集積回路2a、2bに高周波スイッチ3a、3bを組み込んだ形態を説明する。
[0012]
 ミリ波レーダシステム1は、同一構造をもつ2つの集積回路2a、2bを互いに接続すると共に、それぞれの集積回路2a、2bに制御器4を接続して構成される。制御器4は、例えばCPU5、ROM、RAM等によるメモリ6、I/O7、A/D変換器8、を内蔵したマイクロコンピュータを用いて構成される。制御器4の機能は、集積回路2a、2bに搭載されることもあるが、制御関係の機能は、ここでは集積回路2a、2bとは別の制御器4に搭載されることとして以降説明する。
[0013]
 2つの集積回路2a、2bはそれぞれ1チップ化されている。2つの集積回路2a、2bは同一構造を備えているが、これらは異なる制御状態で用いられる。このため、図3中の集積回路2aの内部には同一の回路構成要素に添え字aを付して示し、図1中の集積回路2bの内部には同一の回路構成要素に添え字bを付して示している。
[0014]
 集積回路2aは、デジタル部9a、インタフェース9da、送信部10a、受信部11a、PLL(Phase Locked Loop)12a、局部発振信号分配増幅器13a、周波数ダブラー14a、及び、高周波スイッチ3aを備える。デジタル部9aは、回路制御レジスタ9aa、不揮発性メモリ9ba、及び制御部9caを備え、インタフェース9daを介して制御器4との間で通信可能である。
 集積回路2bも同様に、デジタル部9b、インタフェース9db、送信部10b、受信部11b、PLL12b、局部発振信号分配増幅器13b、周波数ダブラー14b、及び、高周波スイッチ3bを備える。デジタル部9bは、回路制御レジスタ9ab、不揮発性メモリ9bb、及び制御部9cbを備えて構成され、インタフェース9dbを介して制御器4との間で通信可能である。
 また、集積回路2aは、外部に局部発振信号を出力するための局部発振信号出力ポート15aと、外部から局部発振信号を入力するための局部発振信号入力ポート16aとを備える。集積回路2bもまた、他の集積回路2aと同一の局部発振信号を共有するための局部発振信号入力ポート16bを備える。集積回路2bは同一の局部発振信号を外部に出力するための局部発振信号出力ポート15bも備える。
[0015]
 制御器4は、インタフェース9daを介して集積回路2aの回路制御レジスタ9aaにマスタとして機能させるフラグを記憶させ、また、インタフェース9dbを介して集積回路2bの回路制御レジスタ9abにスレーブとして機能させるフラグを記憶させる。また制御器4は、各集積回路2a,2bの回路制御レジスタ9aa、9abに各種の制御パラメータを書き込むことで、集積回路2a,2bへの指令処理及び回路制御処理を行う。
[0016]
 以下の説明では、マスタとして機能する集積回路2aを、必要に応じてマスタ集積回路2aと称する。またスレーブとして機能する集積回路2bを、必要に応じてスレーブ集積回路2bと称する。なお図1には、それぞれの集積回路2a、2bの内部の各ブロック間を伝達する高周波信号を単線により簡略化して表しているが、これらの各ブロック間を伝達する高周波信号は、必要に応じてバランにより単相信号もしくは差動信号に変換されている。また、図1に示すミリ波レーダシステム1においては、同一構造を持つ2つの集積回路2a、2bをマスタ、スレーブにそれぞれ割当て、送信及び受信のチャンネル数を増したレーダの構成例を説明しているが、1つの集積回路のみ用いたとしてもレーダとして動作可能である。
[0017]
 各集積回路2a,2bに搭載されたPLL12a,12bは、VCO(Voltage Controlled Oscillator)及びこのVCOの出力信号を制御するフィードバックループ回路(何れも図示せず)を備える。マスタ集積回路2aの制御部9caは、回路制御レジスタ9aaに保持されたフラグ及びパラメータに基づき、例えばFMCW(Frequency Modulated Continuous Wave)などの方式により変調された局部発振信号をPLL12aにより生成し高周波スイッチ3aに出力させる。他方、スレーブ集積回路2bの制御部9cbは、デジタル部9b内の回路制御レジスタ9abのフラグを参照することでPLL12bの動作を停止させる。
[0018]
 各集積回路2a、2bの高周波スイッチ3a、3bは2入力且つ1出力の構成でありその詳細は後述する。デジタル部9a、9bは、それぞれ、回路制御レジスタ9aa、9abに記憶されたフラグに基づいて高周波スイッチ3a、3bの経路を切替える。デジタル部9aの制御部9caは、回路制御レジスタ9aaのフラグを参照し、PLL12aと局部発振信号分配増幅器13aとを接続するようにマスタ集積回路2aの高周波スイッチ3aの経路を切替える。
 デジタル部9bの制御部9cbは、回路制御レジスタ9abのフラグを参照し、局部発振信号入力ポート16bと局部発振信号分配増幅器13bとを接続するようにスレーブ集積回路2bの高周波スイッチ3bの経路を切替える。これにより、マスタ集積回路2aのPLL12aにて生成された信号は、局部発振信号分配増幅器13aを通じて内部の送信部10a及び受信部11aに伝達されるとともに、局部発振信号出力ポート15aと局部発振信号入力ポート16bとを介して、集積回路2bの送信部10b及び受信部11bにも伝達される。
[0019]
 また、マスタ集積回路2aの局部発振信号出力ポート15aとスレーブ集積回路2bの局部発振信号入力ポート16bは、集積回路2a、2bが実装されたプリント基板上の伝送線路(図示せず)を介して接続される。プリント基板では、特性インピーダンスZ が定義された伝送線路の構造をとることにより、高周波信号の損失、反射を低減できる。
[0020]
 送信部10a、10bは、レーダの送信チャンネルTX1ch~TXnchごとに送信器17a、17bを備える。本実施形態では、2つの集積回路2a、2bを接続しているため、nチャンネル分の送信チャンネルTX1ch~TXnchを2つ、つまり2×nの送信チャンネルを構成できる。
[0021]
 送信器17a、17bは、移相器18a、18b、周波数ダブラー19a、19b、電力増幅器20a、20bをそれぞれ縦続接続して構成される。移相器18a、18bは、各送信チャンネルTX1ch~TXnchにおける位相を制御する。また移相器18a、18bは、周波数ダブラー19a、19bの前に接続されているが、周波数ダブラー19a、19bの後に置くことも可能である。図1においては、周波数ダブラー19a、19bの前段に移相器18a、18bを設けた場合を一例として説明する。また第1実施形態では、周波数ダブラー19a、19bを用いた例を示すが、入力信号周波数の3倍の周波数を出力する周波数トリプラーなどを用いて構成することもできる。
[0022]
 各送信チャンネルTX1ch~TXnchにおける送信器17aの出力は、プリント基板上に形成されたアンテナ素子ATa1~ATanの給電点にそれぞれ接続されている。各送信チャンネルTX1ch~TXnchにおける送信器17bの出力も同様に、プリント基板上に形成されたアンテナ素子ATb1~ATbnの給電点にそれぞれ接続されている。最終的には、アンテナ素子ATa1~ATan及びアンテナ素子ATb1~ATbnから変調された電波が対象物へ向けて放射される。
[0023]
 受信部11a、11bもまた、レーダの受信チャンネルRX1ch~RXmchごとに受信器21a,21bを備える。ここで送信チャンネル数nは、受信チャンネル数mと同一数でも異なっていても良い。各受信チャンネルRX1ch~RXmchの受信器21aは、LNA(Low Noise Amplifier)22a、ミキサ23a、及び中間周波数増幅器24aを備え、それぞれ各受信チャンネルRX1ch~RXmchのアンテナ素子ARa1~ARamに接続されている。各受信チャンネルRX1ch~RXmchの受信器21bもまた、LNA22b、ミキサ23b、及び中間周波数増幅器24bを備え、それぞれ各受信チャンネルRX1ch~RXmchのアンテナ素子ARb1~ARbmに接続されている。
[0024]
 対象物から反射された反射波は、それぞれ複数のアンテナ素子ARa1~ARam、ARb1~ARbmを介して受信部11a、11bにそれぞれ入力される。受信部11a、11bのLNA22a、22bは、それぞれ受信信号を増幅しミキサ23a、23bに出力する。ミキサ23a、23bは、周波数ダブラー14a、14bからの局部発振信号により受信信号を中間周波数に周波数変換する。
[0025]
 中間周波数増幅器24a、24bは、例えば可変利得増幅器により構成され、それぞれ回路制御レジスタ9aa、9abに設定されたパラメータにより、ミキサ23a、23bによる周波数変換後の中間周波数信号を増幅し、制御器4のA/D変換器8に出力する。なお、図1の第1実施形態では、A/D変換器8は制御器4に内蔵されているが、A/D変換器8は、各集積回路2a,2bにそれぞれ内蔵されていても良い。制御器4は、A/D変換器8により変換されたデジタルデータに基づいて信号処理を実行することで、対象物との距離や相対速度を算出する。
[0026]
 以上のように、集積回路2a、2bが、マスタ-スレーブ関係を備えて接続されていると、システム全体として送信チャンネル数n、及び受信チャンネル数mを増やすことができる。このとき、マスタ集積回路2a及びスレーブ集積回路2bは、当該マスタ集積回路2aに搭載されたPLL12aからの出力信号を局部発振信号として用いるため、マスタ集積回路2a及びスレーブ集積回路2bは同期して動作できる。
[0027]
 以下、これらのマスタ集積回路2a及びスレーブ集積回路2bに用いられる高周波スイッチ3a、3bの構成を詳細に説明する。以下では、高周波スイッチ3a、3bを総称または何れか一方を高周波スイッチ3と称する。
 図1に示した例では、高周波スイッチ3a、3bは、それぞれ2入力且つ1出力の機能を備えるスイッチとして使用されるが、高周波スイッチ3自体は入力と出力を入れ替えて動作させることも可能である。即ち、高周波スイッチ3は、1入力且つ2出力で動作させることも可能である。
[0028]
 図2に示すように、高周波スイッチ3は、第1ポートP1、第2ポートP2、第3ポートP3の3ポートを備える。第1ポートP1及び第2ポートP2は、それぞれスローポートであり、第1ポートP1は、一対の端子(以下、スロー端子と称する)T1a、T1bを備え、第2ポートP2は、一対の端子(以下、スロー端子と称する)T2a、T2bを備える。第3ポートP3は、ポールポートであり、この第3ポートP3もまた一対の端子(以下、ポール端子と称する)T3a、T3bを備える。これにより、高周波スイッチ3は、差動のSPDTとして動作する。
[0029]
 各ポートP1~P3には、一対の差動信号線Li1a-Li1b、Li2a-Li2b、Li3a-Li3bが接続されている。一対の差動信号線Li1a-Li1b、Li2a-Li2b、Li3a-Li3bは、それぞれ一方の信号線Li1a、Li2a、Li3a(必要に応じて正相信号線と称す)と他方の信号線Li1b、Li2b、Li3b(必要に応じて逆相信号線と称す)からなる。
[0030]
 高周波スイッチ3の第1ポートP1は、図1に示すように、局部発振信号入力ポート16a又は16bに接続されるポートである。また、高周波スイッチ3aの第2ポートP2は、集積回路2a、2bの内部のPLL12a、12bにそれぞれ接続されるポートである。
[0031]
 図3は、高周波スイッチ3の回路図を示す。第1ポートP1の一対のスロー端子T1a、T1bに接続される信号線Li1a、Li1bとグランドノードGとの間には、インダクタL1a、L1bがそれぞれ接続されている。また、信号線Li1a、Li1bの各ノードN1a、N1bの間には、並列接続スイッチS1が接続されている。
[0032]
 また第2ポートP2の一対のスロー端子T2a、T2bに接続される信号線Li2a、Li2bとグランドノードGとの間にも、インダクタL2a、L2bがそれぞれ接続されている。また、信号線Li2a、Li2bの各ノードN2a、N2bの間には、並列接続スイッチS2が接続されている。
[0033]
 インダクタL1a、L1b、L2a、L2bは、高周波におけるインピーダンス整合のために設けられるもので、後述の図5Aに示すように集積回路2a、2b上のスパイラルインダクタIn1a,In1b , In2a,In2bにより構成されている。
[0034]
 また直列接続スイッチS1a、S1bが、第1ポートP1の一対のスロー端子T1a、T1bから一対のポール端子T3a、T3bまでの間に介在して一対接続されている。これらの一対の直列接続スイッチS1a、S1bと第3ポートP3との間にはT字分岐路LTが構成されている。
[0035]
 他方、直列接続スイッチS2a、S2bが、第2ポートP2の一対のスロー端子T2a、T2bから一対のポール端子T3a、T3bまでの間に介在して一対で接続されている。これらの一対の直列接続スイッチS2a、S2bと第3ポートP3との間にはT字分岐路LTが構成されている。
[0036]
 T字分岐路LTは、第1ポートP1と第2ポートP2との間に介在する線路と、第1ポートP1及び第2ポートP2の中間のノードN3a、N3bから屈折して第3ポートP3側に伸びる線路とを分岐するT字型の分岐路であり、線路レイアウト上においては、結合ノードN3a、N3bにて分岐して構成される。
[0037]
 図4A及び図4Bには、並列接続スイッチS1、S2又は/及び直列接続スイッチS1a、S1b、S2a、S2bの回路を示している。これらのスイッチS1、S2、S1a、S1b、S2a、S2bは、1段構成のスイッチSWa、または、複数のk段構成のスイッチSWbのいずれかにより構成される。
[0038]
 図4Aに示すスイッチSWaは、nチャネル型のMOSFET_M1による単一のトランジスタを用いた構成であり、そのゲートに高周波信号の損失を低減する目的の高い抵抗値をもつゲート抵抗Rgを接続すると共に、バックゲートとグランドノードGとの間にも同様に高い抵抗値をもつバックゲート抵抗Rbを接続して構成されている。
 MOSFET_M1のソース及びドレイン間に印加される高周波の電圧振幅が高くなるときには、図4Bに示すように、複数段のMOSFET_M11…M1kで構成されたスイッチSWbを用いても良い。図4Bに示すスイッチSWbは、図4Aに示すスイッチSWaを単位スイッチとした場合に当該単位スイッチをk段多段化して構成されている。図4Bに示すスイッチSWbは、MOSFET_M11…M1kのドレイン/ソースを隣接するもの同士で接続して構成されている。また図4Bには、図4Aに示すゲート抵抗Rgとバックゲート抵抗Rbに対応する抵抗Rg、Rbにそれぞれ添え字1…kを付し、ゲート抵抗Rg1…Rgk、バックゲート抵抗Rb1…Rbkとして示している。このとき、印加される電圧を複数のMOSFET_M11…M1kにより分圧でき、スイッチSWbの耐圧を向上できる。
[0039]
 また、MOSFET_M1;M11…M1kのソース及びドレインにおけるフローティングを解消するため、当該ソース及びドレイン間に挿入される高抵抗値のジャンパー抵抗を設けているが、図4A、図4Bでは、このジャンパー抵抗の記載を省略している。また、MOSFET_M1;M11…M1kがトリプルウェル構造により構成される場合もあるが、この場合のディープNウェルに接続される高抵抗値の抵抗も省略している。このような図4A、図4Bに示すスイッチSWa、SWbによれば、外部からMOSFET_M1;M11…M1kのゲートに印加する制御信号を変化させることで、スイッチSWa、SWbのオン/オフ状態を切り替えることができる。
[0040]
 なおこれらの図4A、図4Bにおいては、スイッチSWa、SWbが、nチャネル型のMOSFET_M1;M11…M1kにより構成されている形態を示したが、これに限定されず、他種のトランジスタを用いても良い。また、後述するバルクのシリコン基板31を使用する場合でも、SOI (Silicon on Insulator)基板を使用する場合でも、どちらにも適用が可能である。
[0041]
 図4Cは、MOSFET_M1;M11…M1kがオンしている場合の等価回路を示し、図4DはMOSFET_M1;M11…M1kがオフしている場合の等価回路を示している。MOSFET_M1;M11…M1kがオン状態のとき、図4Cに示すように、MOSFET_M1;M11…M1kのソースドレイン間はオン抵抗Ronによる等価回路で表すことができる。このとき、オン抵抗Ronの値はMOSFET_M1;M11…M1kのゲート幅に反比例する。他方、MOSFET_M1;M11…M1kがオフ状態のとき、図4Dに示すように、MOSFET_M1;M11…M1kのソースドレイン間をオフ容量Coffによる等価回路で表すことができる。オフ容量Coffの値はMOSFET_M1;M11…M1kのゲート幅に比例する。
[0042]
 4つの直列接続スイッチS1a、S1b、S2a、S2bは、第1ポートP1における周波数特性、第2ポートP2における周波数特性、及び第3ポートP3における周波数特性を近似させる目的で、そのゲート幅及びゲート長が互いに同一値となるようにすることが望ましい。また、2つの並列接続スイッチS1、S2も同様の理由から、そのゲート幅及びゲート長が互いに同一値となるようにすることが望ましい。なお、各ポートP1、P2、P3におけるリターンロスの周波数特性などの諸特性を近似させる必要がなければ、必ずしも同一値とする必要はない。
[0043]
 取り扱う高周波信号の電力が高い場合、直列接続スイッチS1a、S1b、S2a、S2bと比較して並列接続スイッチS1、S2のソースドレイン間の電圧振幅が高くなることがある。このため並列接続スイッチS1、S2は、図4Bに示すようにMOSFET_M11…M1kを多段化して構成することが望ましい。また、4つのインダクタL1a、L1b、L2a、L2bは、同じインダクタンス値にすることが望ましい。これは、前述と同様に各ポートP1、P2、P3におけるリターンロスの周波数特性などの諸特性を近似させるためである。
[0044]
 図3に示すように、高周波スイッチ3の直列接続スイッチS1a、S1bがオン、直列接続スイッチS2a、S2bがオフ、並列接続スイッチS1がオフ、並列接続スイッチS2がオンしており、第1ポートP1と第3ポートP3とが導通状態とされている場合を考慮する。この場合の周波数特性は、並列接続スイッチS1のオフ容量Coffと直列接続スイッチS2a、S2bのオフ容量Coffとの合成容量、及び、インダクタL1a、L1bのインダクタンス値、に基づいて決定される共振周波数により定まる。共振周波数はミリ波レーダシステム1にて使用される所定の動作周波数帯に含まれる。
 他方、図示はしていないが、高周波スイッチ3の直列接続スイッチS1a、S1bがオフ、直列接続スイッチS2a、S2bがオン、並列接続スイッチS1がオン、並列接続スイッチS2がオフしており、第2ポートP2と第3ポートP3とが導通状態とされている場合の周波数特性は、並列接続スイッチS2のオフ容量Coffと直列接続スイッチS1a、S1bのオフ容量Coffとの合成容量、及びインダクタL2a、L2bのインダクタンス、に基づいて決定される共振周波数により定まる。共振周波数はミリ波レーダシステム1にて使用される所定の動作周波数帯に含まれる。
 このため、前述したように、スイッチS1a、S1b、S2a、S2bを構成するMOSFET_M1;M11…M1kのゲート幅、ゲート長、スイッチS1、S2を構成するMOSFET_M1;M11…M1kのゲート幅、ゲート長が同一となるように構成されており、さらに、インダクタL1a、L1b、L2a、L2bのインダクタンス値が同一となるように構成されていれば、第1ポートP1と第2ポートP2の間のアイソレーションS 21と第2ポートP2と第3ポートP3との間のアイソレーションS 32の周波数特性を近似させることができる。
 同様に、第1ポートP1と第2ポートP2とにおけるリターンロスS 11、S 22の周波数特性を近似させることができる。なお、直列接続スイッチS1a、S1b、S2a、S2b、並列接続スイッチS1、S2およびインダクタL1a、L1b、L2a、L2b以外の伝送線路やグランド線路における寄生成分を考慮に入れて各種設計パラメータを設定することがさらに望ましい。
[0045]
 図5Aは、図2の高周波スイッチ3で示した回路図をミリ波帯における動作に適用した場合のレイアウトの例を示している。このレイアウトの例は、38GHz付近において高周波特性が確保されるように設計されている。図5Bは、レイヤの定義を模式的に示す説明図である。
[0046]
 図5Bに示すように、シリコン基板31上には配線層30が構成されている。この配線層30は、比較的狭い領域における素子同士の接続に使用するローカル配線32と、そのローカル配線32の上に位置して当該ローカル配線32を比較的広い領域にて接続するためのグローバル配線33とを備える。
 ローカル配線32は、ビアLV1~LVnを通じて互いに接続される複数のローカル配線層LL1~LLnを備える。同様にグローバル配線33も、ビアGVa~GVbを通じて互いに接続される複数のグローバル配線層GLa~GLcから構成される。以下では、これらのローカル配線32及びグローバル配線33を構成するビアLV1~LVn及びGVa~GVbの一部又は全部を必要に応じて「ビアV」と称する。また、図5Aには、これらのビアV1~LVn及びGVa~GVbの一部を「V」と表記している。グローバル配線33は、ローカル配線32に比較して金属配線の膜厚を厚く、また配線幅を広く構成できるので、Q値などの高周波特性が良い伝送線路や、各種インダクタなどの受動素子を集積回路内にて構成するのに適している。
 また最上層のグローバル配線層GLcはアルミニウムにより構成される。これに対し、グローバル配線層GLcの下のグローバル配線層GLbは銅により構成される。このため、グローバル配線層GLbは、単位長あたりの抵抗値が低く、高周波特性が良い。このため、グローバル配線層GLbは、受動素子(例えば、インダクタL1a、L1b、L2a、L2b)や伝送線路の信号線(詳しくは下記参照)を構成するのに適している。
 図5Bには、ローカル配線32及びグローバル配線33の断面構造例を示したが、このようなレイヤの構造に限定されるものではない。例えば、異なる半導体プロセスを用いて構成すると、ローカル配線層LL1~LLn、グローバル配線層GLa~GLcの数や膜厚等が異なる場合があるが、このような場合においても、設計パラメータやレイアウトを調整することで適用可能である。
[0047]
 図3に示した高周波スイッチ3を構成する各素子間、例えば、直列接続スイッチS1a、S1b、S2a、S2b、並列接続スイッチS1、S2およびインダクタL1a、L1b、L2a、L2bの間の接続は、一例として図5Cに示すコプレーナ導波路150を用いて構成される。コプレーナ導波路150はグローバル配線層GLbを利用している。
 図5Cは、第1ポートP1側に構成されるコプレーナ導波路150について、図5AのVC-VC線に沿って切断した断面図を示している。コプレーナ導波路150は、差動信号線を構成する2本の信号線41a、41bと3本の接地線41c、41d、41eとを互い違いに間隔をおいて構成されている。このとき、信号線41a、41b及び接地線41c、41d、41eは、図5Cに示すように、最上層のグローバル配線層GLcよりも下のグローバル配線層GLbにて構成されることが望ましい。これは、前述したように高周波特性が良いためである。
 なお断面図は省略するが、第2ポートP2側においても、コプレーナ導波路150は、差動信号線を構成する2本の信号線42a、42bと3本の接地線42c、42d、42eとを互い違いに間隔をおいて構成されている。また第3ポートP3においても、コプレーナ導波路150は、差動信号線を構成する2本の信号線43a、43bと3本の接地線43c、43d、43eとを互い違いに間隔をおいて構成されている。
[0048]
 これらの信号線41a、41b、42a、42b、43a、43b及び接地線41c~41e、42c~42e、43c~43eの各配線幅、離間幅は、各ポートP1~P3における差動特性インピーダンスZ がおよそ100Ωとなるように設定されている。但し、差動特性インピーダンスZ の値は、必ずしも100Ωである必要はなく、接続される増幅器等からの要求に合わせて変更される。3本の接地線41c~41e、42c~42e、43c~43eの幅は、互いに同一幅に構成されており、2本の信号線41a,41b、42a、42b、43a、43bもまた互いに同一幅に構成されている。但し、前述の接地線41c~41e、42c~42e、43c~43e、及び信号線41a、41b、42a、42b、43a、43bをそれぞれ同一幅にする理由は、差動線路の対称性を確保するためであり、一般的によく実施される一つの手段であり、限定されるものではない。
[0049]
 第1ポートP1の一方の端部に位置する第1の接地線41cは、第1ポートP1から第2ポートP2の側にかけて一方向に延伸して構成され、第2ポートP2の第1の接地線42cに連結されている。第1ポートP1の中央に位置する第2の接地線41dは、第1の接地線41cと並行に延伸している。この第2の接地線41dは、第1ポートP1から高周波スイッチ3の中央にかけて構成されている。また第2の接地線42dは、第2ポートP2から高周波スイッチ3の中央にかけて構成されているが、第2の接地線41dとは分断されている。
[0050]
 第1ポートP1の他方の端部に位置する第3の接地線41eは、第1の接地線41cと並行に延伸して高周波スイッチ3の中央にかけて構成されると共に、その延設端部から第3ポートP3の側に屈曲して構成されており、第1の接地線43cに連結されている。同様に、第2ポートP2の他方の端部に位置する第3の接地線42eは、第1の接地線42cと並行に延伸して高周波スイッチ3の中央にかけて構成されると共に、その延設端部から第3ポートP3の側に屈曲して構成され、第3の接地線43eに連結されている。また、第3ポートP3の中央に位置する第2の接地線43dは、高周波スイッチ3の中央側にかけて構成されている。
[0051]
 また、集積回路2a、2b上にて高周波スイッチ3に含まれる接地線を共通に接続するため、グランド強化線路441が第1ポートP1に近接した位置に設けられている。このグランド強化線路441は、最上層のグローバル配線層GLcにて2本の信号線41a、41b及び3本の接地線41c~41eの上方を渡って構成されると共に、その下のグローバル配線層GLbに構成される3本の接地線41c~41eにビアVを通じて接続されることで構成され、これにより3本の接地線41c~41eが連結される。これにより、第1~第3の接地線41c~41eのインピーダンスを極力低くするように接続できる。
[0052]
 同様に、グランド強化線路442が第2ポートP2に近接した位置に設けられている。このグランド強化線路442は、最上層のグローバル配線層GLcにて2本の信号線42a、42b及び3本の接地線42c~42eの上方を渡って構成されると共に、その下のグローバル配線層GLbに構成される3本の接地線41c~41eにビアVを通じて接続されることで構成され、これにより3本の接地線42c~42eが連結されている。これにより、第1~第3の接地線42c~42eのインピーダンスを極力低くするように接続できる。
[0053]
 同様に、グランド強化線路443が第3ポートP3に近接した位置に設けられている。このグランド強化線路443は、最上層のグローバル配線層GLcにて2本の信号線43a、43b及び3本の接地線43c~43eの上方を渡って構成されると共に、その下のグローバル配線層GLbに構成される3本の接地線43c~43eにビアVを通じて接続されることで構成され、これにより3本の接地線43c~43eが連結されている。これにより、第1~第3の接地線43c~43eのインピーダンスを極力低くするように接続できる。図5Aの例では、3つのグランド強化線路441,442,443を配置しているが、必要に応じて、配線幅を太くしたり、グランド強化線路の数を増やしたりしても良い。但し、高周波信号を扱う回路であるので、信号線との容量結合などによる寄生成分の発生には注意する必要がある。
[0054]
 第1ポートP1の第1の信号線41a及び第2の信号線41bは、第1ポートP1から第2ポートP2の設置方向に向けて第1の接地線41c及び第3の接地線41eと並行に延伸している。また、第2ポートP2の第1の信号線42a及び第2の信号線42bは、第2ポートP2から第1ポートP1の設置方向に向けて第1の接地線42c及び第3の接地線42eと並行に延伸している。
[0055]
 第1ポートP1と第2ポートP2との間には、第1の信号線41a、配線46a、第1の信号線42aが形成されている。第1の信号線41aと配線46aとの間には直列接続スイッチS1aが配置されている。配線46aと第1の信号線42aとの間には直列接続スイッチS2aが配置されている。言い換えると、第1ポートP1の第1の信号線41aは、2つの直列接続スイッチS1a、S2aを介在して第2ポートP2の第1の信号線42aに接続されている。
[0056]
 また第1ポートP1と第2ポートP2との間には、第2の信号線41b、配線46b、及び第2の信号線42bが設けられている。第2の信号線41bと配線46aとの間には直列接続スイッチS1bが配置されており、配線46bと第2の信号線42bとの間には直列接続スイッチS2bが配置されている。言い換えると、第1ポートP1の第2の信号線41bは、2つの直列接続スイッチS1b、S2bを介在して第2ポートP2の第2の信号線42bに接続されている。
[0057]
 直列接続スイッチS1a、S1bの第1ポートP1の側には、第1の信号線41aのノードN1aと第2の信号線41bのノードN1bとの間に並列接続スイッチS1が構成されている。直列接続スイッチS2a、S2bの第2ポートP2の側にも、第1の信号線42aのノードN2aと第2の信号線42bのノードN2bとの間に並列接続スイッチS2が構成されている。
[0058]
 第1の信号線41a、42a、第2の信号線41b、41b、及び配線46a、46bは、それぞれ、コプレーナ導波路150に用いられるグローバル配線層GLbからその下方に位置する複数のビアGVa、LVn~LV1及びグローバル配線層GLa並びにローカル配線層LLn~LL1(図5B参照)を通じて、各スイッチS1a、S2a、S1b、S2b、S1、S2の各ノードへコンタクトされる。
[0059]
 なお、正相信号線Li1aは、第1の信号線41aから配線46aを経由して結合ノードN3aに至るまで伸びる信号線である。正相信号線Li2aは、第1の信号線42aから配線46aを経由して結合ノードN3aに至るまで伸びる信号線である。正相信号線Li3aは、第1の信号線43aからビアV及び接続線47並びに配線46aを経由して結合ノードN3aに至るまで伸びる信号線である。
[0060]
 また逆相信号線Li1bは、第2の信号線41bから配線46bを経由して結合ノードN3bに至るまで伸びる信号線である。逆相信号線Li2bは、第2の信号線42bから配線46bを経由して結合ノードN3bに至るまで伸びる信号線である。逆相信号線Li3bは、第2の信号線43bから配線46bを経由して結合ノードN3aに至るまで伸びる信号線である。
[0061]
 インダクタL1aは、第1ポートP1の一方のスロー端子T1aの近くに構成されている。このインダクタL1aは、第1の信号線41aの接続ノードN1aと第1の接地線41cとの間を連結して構成されている。図示したインダクタL1aは1巻きであるが、複数回巻回してもよく、この場合インダクタンスを大きくできる。
 グローバル配線層GLaには接続線451aが第1の接地線41cを潜って配線されており、グローバル配線層GLbに構成されたインダクタL1aの配線と接続線451aとがビアVを用いてコンタクトしている。インダクタL1aの外周は、第1の接地線41cにより囲われており、これにより、グランド電位を強化でき、さらに高周波スイッチ3の周囲に配置される他のブロックの素子に対するアイソレーションを向上できる。
[0062]
 インダクタL1bは、第1ポートP1の他方のスロー端子T1bの近くに構成されている。このインダクタL1bは、第2の信号線41bの接続ノードN2aと第3の接地線41eとの間を連結して構成されている。図示したインダクタL1bは1巻きであるが、複数回巻回してもよく、この場合、インダクタンスを大きくできる。
 特に、グローバル配線層GLaには、接続線451bが第3の接地線41eを潜って配線されており、グローバル配線層GLbに構成されたインダクタL1bの配線と接続線451bとがビアVを用いてコンタクトしている。このインダクタL1bもまたその外周が、第3の接地線41eにより囲われており、これにより、グランド電位を強化でき、高周波スイッチ3の周囲に配置される他のブロックの素子に対するアイソレーションを向上できる。
[0063]
 インダクタL2aが第2ポートP2の一方のスロー端子T2aの近くに構成されている。このインダクタL2aは、第1の信号線42aの接続ノードN2aと第1の接地線42cとの間を連結して構成されている。図示したインダクタL2aは1巻きであるが、複数回巻回しても良く、この場合インダクタンスを大きくできる。
 グローバル配線層GLaには、接続線452aが第1の接地線42cを潜って配線されており、グローバル配線層GLbに構成されたインダクタL2aの配線と接続線452aとがビアVを用いてコンタクトしている。このインダクタL2aの外周は、第1の接地線42cにより囲われており、これにより、グランド電位を強化でき、高周波スイッチ3の周囲に配置される他のブロックの素子に対するアイソレーションを向上できる。
[0064]
 インダクタL2bは、第2ポートP2の他方のスロー端子T2bの近くに構成されている。このインダクタL2bは、第2の信号線42bの接続ノードN2bと第3の接地線42eとの間を連結して構成されている。図示したインダクタL2bは1巻きであるが、複数回巻回しても良く、この場合インダクタンスを大きくできる。
 特に、グローバル配線層GLaには、接続線452bが第3の接地線42eを潜って配線されており、グローバル配線層GLbに構成されたインダクタL2bの配線と接続線452bとがビアVを用いてコンタクトしている。このインダクタL2bの外周もまた、第3の接地線42eにより囲われており、これによりグランド電位の強化及びに高周波スイッチ3の周囲に配置されている他のブロックの素子に対するアイソレーションを向上させている。
[0065]
 これらのインダクタL1a、L1b、L2a、L2bは、そのサイズ、すなわち線幅、線路長、を互いに等しくすることで自己インダクタンスを等しくすることが望ましい。これにより、第1ポートP1及び第2ポートP2に係る各種諸特性、例えば伝達特性である挿入損失、リターンロス等、についての周波数依存性を近似させることができる。
[0066]
 配線46a、46bは、それぞれその中間のノードN3a、N3bにてT字型に分岐するように構成されている。
[0067]
 配線46aは、その中間のノードN3aにて第3ポートP3の側に突設しており、この突設部が接続線47及びビアVを用いて第1の信号線43aに連結されている。接続線47は、グローバル配線層GLaに構成されており、グローバル配線層GLbに構成された配線46bの下側を潜って第1の信号線43aに連結されている。
[0068]
 配線46bは、その中間のノードN3bにて第3ポートP3の側に突設しており、この突設部が第2の信号線43bに連結されている。
[0069]
 以上により、高周波スイッチ3は構成されている。この高周波スイッチ3では、インダクタL1a、L1b、L2a、L2bと、スイッチSWa又はSWbのオフ容量Coffとによりインピーダンスの整合が取れるため、高周波特性を良好にできる。
[0070]
 上記構成の作用を説明する。図3に示すように、第1ポートP1の側の直列接続スイッチS1a及びS1bがオン、並列接続スイッチS1がオフしており、第2ポートP2の側の直列接続スイッチS2a及びS2bがオフ、並列接続スイッチS2がオンしている制御状態を考える。この制御状態では、第1ポートP1と第3ポートP3の間で高周波信号の伝達が可能になり、第1ポートP1と第2ポートP2の間及び第2ポートP2と第3ポートP3の間に高周波信号は伝達されない。この制御状態では、第2ポートP2に高周波信号が入力されると、入力された電力の大部分が反射される。
[0071]
 図6A、図6B、…、図6Fは、高周波スイッチ3における各ポートP1…P3のリターンロス特性及び各ポートP1~P3の間の挿入損失およびアイソレーション特性のシミュレーション結果を示している。この場合、図3に示す条件でシミュレーションを実行しており、理想的には、第1ポートP1の入力信号がロスなく第3ポートP3に伝送されることが望ましく、また、第2ポートP2の入力信号が、他の第1ポートP1または第3ポートP3に漏れることなく反射することが望ましい。
[0072]
 図6Aは、第1ポートP1におけるリターンロス特性S 11、図6Bは第2ポートP2におけるリターンロス特性S 22、図6Cは第3ポートP3におけるリターンロス特性S 33を示している。また、図6Dは第2ポートP2から第1ポートP1へのアイソレーション特性S 12、図6Eは第3ポートP3から第1ポートP1への挿入損失特性S 13、図6Fは第3ポートP3から第2ポートP2へのアイソレーション特性S 23を示している。
[0073]
 図6A、図6Cに示すように、第1ポートP1及び第3ポートP3のリターンロス特性を表すS 11、S 33は、38GHzの周辺帯域において-10dB未満となる帯域幅を適切に確保できる。また図6Bに示すように、第2ポートP2では、全帯域において反射することが確かめられた。また図6Eに示すように、挿入損失特性S 13は、-2.5dBと得られることを確認できた。
[0074]
 また、図6D、図6Fに示すように、オフポートである第2ポートP2に対するアイソレーション特性S 12、S 32(=S 23)は、全帯域で-20dB以下を確保している。以上により、挿入損失が少なくかつ高いアイソレーションを確保した高周波スイッチ3の特性を得られることが確認できた。
[0075]
 なお、この設計の事例は一例を示すものであり、必要に応じて、各スイッチSWa、SWbを構成するMOSFET_M1;M11…M1kのゲート幅、当該MOSFET_M1;M11…M1kの構成段数、及びインダクタL1a、L1b、L2a、L2bのサイズ、素子値を調整してもよい。但し、高周波特性が変動することに留意する。
[0076]
 本実施形態の高周波スイッチ3においては、インダクタL1a、L1b、L2a、L2bが、一対のスロー端子T1a、T1b、T2a、T2bとグランドノードGとの間にそれぞれ並列接続されており、並列接続スイッチS1、S2が、複数の一対のスロー端子T1a-T1b間、T2a-T2b間にそれぞれ接続されている。また直列接続スイッチS1a、S1bが、複数の一対のスロー端子T1a、T1bから一対のポール端子T3a、T3bまでの間に介在して直列接続されている。また、直列接続スイッチS2a、S2bが複数の一対のスロー端子T2a、T2bから一対のポール端子T3a、T3bまでの間に介在して直列接続されている。
[0077]
 このように構成することで、30GHz以上のミリ波帯における挿入損失を3dB以下、すなわち一般的なウィルキンソン電力分配器の挿入損失より低減できる。例えば、一般的なT字型ジャンクションにて各3つのポートP1、P2、P3における特性インピーダンスZ が等しい場合、分岐箇所にて反射が発生するため、等分に分配される場合の挿入損失(通過特性)が3.0dBより劣化して約3.6dBになる。一方、本実施形態の高周波スイッチ3によれば、使用する所定の周波数帯域の38GHz付近において、挿入損失を約2.5dBに低減できる。
[0078]
 非特許文献4は、分岐箇所の前後に高周波の緩衝増幅器を使用している。緩衝増幅器を使用する場合には、この緩衝増幅器分の消費電流が発生する。これに対し、本実施形態の高周波スイッチ3は、インダクタL1a、L1b、L2a、L2bと伝送線路の受動素子とスイッチング動作するトランジスタとにより構成されているため、デジタル部9a、9b相当の制御回路以外は電流を消費しない。このため本実施形態における高周波スイッチ3は、非特許文献4に記載の技術と比較して低消費電力化できる。レイアウト面積の観点でも、緩衝増幅器を使用する場合にはT字型ジャンクションの前後に合計3個分の緩衝増幅器のレイアウトエリアが必要である。これに対し、本実施形態の高周波スイッチ3では緩衝用の増幅器を必要としない。このため高周波スイッチ3は、非特許文献4に記載の構成に比較して小型化が可能である。
[0079]
 また、本実施形態の高周波スイッチ3は、ウィルキンソン電力分配器と比較した場合、当該ウィルキンソン電力分配器の構成に必要なλ/4の伝送線路を必要としないため、レイアウト面積を小さくできる。
[0080]
 (第2実施形態)
 図7に、第2実施形態の説明図を示す。第1実施形態の図1の構成においては、3ポートの高周波スイッチ3の例を挙げたが、図7に示すように4ポートの高周波スイッチ103にも適用できる。
[0081]
 4ポートの高周波スイッチ103は、前述した3ポートの高周波スイッチ3の構成に加えて、一対のスロー端子T4a,T4bからなる第4ポートP4を備え、第4ポートP4の入出力信号に係る制御を実行する直列接続スイッチS4a,S4b、並列接続スイッチS4、及びインダクタL4a,L4bを備える。
 第4ポートP4に係る直列接続スイッチS4a,S4b、並列接続スイッチS4、及びインダクタL4a,L4bの接続関係は、第1ポートP1又は第2ポートP2に係る直列接続スイッチS1a,S1b,S2a,S2b、並列接続スイッチS1,S2、及びインダクタL1a,L1b,L2a,L2bの接続関係に準じているため、その説明を省略する。
[0082]
 各ポートへの分岐の仕方として、図7の回路図に示したように、T字分岐路を2つ(LT1、LT2)設けても良い。図5Aのレイアウトを参照して説明すると、レイアウト上では、第4ポートP4は、第1の信号線41a及び42aの延伸方向を中心として第3ポートP3に対向する側に設けられる。このとき、T字分岐路LT1は、前述のT字分岐路LT相当であり、ノードN3a、N3bから分岐する線路を備える。また、T字分岐路LT2は、配線46a、46bの結合ノードN3a、N3bとは異なる位置に別途第2結合ノードを設け、第3ポートP3の側とは逆方向に第2分岐ノードから屈曲した線路を備えるように構成すると良い。
 また、T字分岐路LT1、LT2に代えて十字分岐路を設けても良い。図5Aのレイアウトを参照して説明すると、この十字分岐路は、第1の信号線41a及び42a等の延伸方向に対し第3ポートP3側とは逆方向に結合ノードN3a,N3bから屈曲した線路を備えるように構成される。
[0083]
 第1実施形態の高周波スイッチ3の他にも、本形態に示したようなSP3T(Single Pole Triple Throw)の高周波スイッチ103にも適用できる。説明を省略するが、更にポート数を増したSPnT(Single Pole n Throw、nは自然数)など、各種の高周波スイッチにも本形態の手法は適用可能である。
[0084]
 (第3実施形態)
 図8から図9Cに、第3実施形態の説明図を示す。この第3実施形態では、第2ポートP2と第3ポートP3とが導通状態のときに発生する第1ポートP1の正相信号線Li1aと逆相信号線Li1bとの間における振幅差及び位相差を補正する形態を示す。
[0085]
 第3ポートP3が、第1ポートP1と第2ポートP2とを結合する方向(図3では左右方向)に対し屈曲した方向(図3では下方向)に位置して配置されていると、第1ポートP1及び第2ポートP2の各スロー端子T1a-T2a、T1b-T2b間を結合する結合ノードN3a、N3bにおいて、第3ポートP3の配置位置に向けて差動のT字分岐路LTを経由して信号線Li3a,Li3bを延伸する必要を生じる。
[0086]
 この場合、図5Aのレイアウト構成に示すように、第2ポートP2から第3ポートP3に至る伝送線路の経路長が正相/逆相の間で互いに異なる。例えば、第2ポートP2から第3ポートP3に至る正相信号線Li2a-Li3aは、図5Aのレイアウト上では、第1の信号線42aから配線46aのノードN3aを経由して第1の信号線43aに達する。
 他方、第2ポートP2から第3ポートP3に至る逆相信号線Li2b-Li3bは、図5Aのレイアウト構成上では、第2の信号線42bから配線46bのノードN3bを経由して第2の信号線43bに達する。このとき、第3ポートP3は、図5A中の下側に配置されているため、第1の信号線42aから第1の信号線43aに至る経路長が、第2の信号線42bから第2の信号線43bに至る経路長に対して長くなる。これにより、高周波信号の振幅及び位相に差が発生する。
[0087]
 この経路長差の影響が無視できる程度であれば、第1実施形態(例えば、図3)の構成を用いることが望ましい。しかし、この影響が無視できない程度に大きい場合には、第3実施形態にて示すように、正相、逆相における振幅差、位相差を補正する手法を用いることが望ましい。特にミリ波などの高周波信号では波長が短くなり、正相、逆相における経路長差が無視できなくなるため効果的である。
[0088]
 より具体的には、図1に示したミリ波レーダシステム1のように、高周波スイッチ3の後段に局部発振信号分配増幅器13a、13bや移相器18a、18bなどが接続される場合、高周波スイッチ3にて発生した正相と逆相の振幅差がそのまま入力され、後段に伝達されることがある。後段の局部発振信号分配増幅器13a、13bの内部にバランなどによる正相、逆相の不平衡を補正する素子が備えられていない場合、増幅を担うトランジスタの正相、逆相に異なる電圧振幅を生じる。
 この場合、電圧振幅が高い側のトランジスタに対する負荷が大きくなる。このトランジスタがMOSFETなどにより構成されている場合には、TDDB(Time Dependent Dielectric Breakdown)やHCI(Hot Carrier Injection)などの信頼性に影響する。また、後段の局部発振信号分配増幅器13a、13bなどが最大電力供給の条件である複素共役によりインピーダンス整合を取る場合は、トランジスタの正相、逆相でインピーダンスが異なり最適な条件を満たすことが難しくなる。
[0089]
 このような場合、直列接続スイッチS1a、S1b、S2a、S2bを構成するMOSFET_M1;M11…M1kのゲート幅、インダクタL1a、L1b、L2a、L2bのサイズを正相/逆相の経路長の差に応じて変更すると良い。これにより、経路長の差の影響を極力抑制でき、正相信号と逆相信号の振幅差及び位相差のアンバランスを極力解消できる。
[0090]
 また図9Aは、図5Aに示したT字分岐路LTを構成する配線46a、46bの経路を模式的に示している。図9Aに示すレイアウト構成では、接続線47が配線46bの下層側を潜って図9A中の下方向に延伸されている。
 図9Bは、T字分岐路LTを構成する配線146a、146bの経路の変形例を模式的に示している。図9Bに示すレイアウト構成では、配線146aが接続線147の上を跨いで図9B中の上下方向に延伸されている。接続線147はグローバル配線層GLaに構成されており、グローバル配線層GLbに構成された配線146aの下側を潜ってビアVを用いて逆相信号線Li1b-Li2bを連結している。
[0091]
 図9A、図9Bの何れの構造でも、図8に示すように、T字分岐路LTにおいて正相信号線Li3a及び逆相信号線Li3bとグランドノードGとの間にそれぞれ容量Ca、Cbを設けると良い。この容量Ca,Cbは、可変容量とすることがさらに望ましい。第1ポートP1及び第3ポートP3が導通状態の場合と、第2ポートP2及び第3ポートP3が導通状態の場合とに応じて、この可変容量Ca,Cbの値を調整することで、何れの導通状態においても正相、逆相のアンバランスを低減できる。
[0092]
 可変容量Ca,Cbは、図9Cに示す構成を用いると良い。図9Cに示すように、可変容量Ca,Cbは、MOSFET_M2と、MOM(Metal-Oxide-Metal)容量などにより構成される固定容量C2とを備える。このMOSFET_M2と固定容量C2とは、T字分岐路LTの結合ノードN3a,N3bとグランドノードGとの間に直列接続される。図示しないロジック回路によりMOSFET_M2をオン/オフさせることで、結合ノードN3a,N3bとグランドノードGとの間の容量値を変化させることができる。
[0093]
 結合ノードN3a,N3bとグランドノードGとの間の容量値は、固定容量C2とMOSFET_M2のソース/ドレイン間容量との合成容量値になる。
[0094]
 直列接続スイッチS1a,S1b,S2a,S2b及び並列接続スイッチS1,S2のオン・オフ状態が制御され、第2ポートP2と第3ポートP3とを導通させた場合を考慮する。このとき、正相信号線Li3aに接続された可変容量Caの容量値を小さくすると共に、逆相信号線Li3bに接続された可変容量Cbの容量値を可変容量Caより大きくし、第3ポートP3において正相信号と逆相信号との間に振幅差をなくすように調整すると良い。このようにして可変容量Ca,Cbの各容量値を調整することで、第3ポートP3における正相信号と逆相信号との間の振幅差及び位相差を低減できる。
[0095]
 第1ポートP1と第3ポートP3とを導通させると、正相側と逆相側での線路長の差は信号の電気長に対してほぼ無視できる長さになる。したがって、正相信号線Li3aに接続された可変容量Caの容量値と、逆相信号線Li3bに接続された可変容量Cbの容量値とを等しい値に調整すると良い。
[0096]
 以上説明したように、各動作状態に応じて可変容量Ca,Cbの各容量値を調整することで、第2ポートP2と第3ポートP3とを導通させた場合でも、第1ポートP1と第3ポートP3とを導通させた場合でも、正相信号と逆相信号の間で発生する振幅差及び位相差を低減できる。
[0097]
 (第4実施形態)
 図10には、図9A又は図9Bの構造に代わる、結合ノードN3a,N3bの付近におけるT字分岐路LT2の具体的なレイアウト構造を示す。図10に示すように、T字分岐路LT2は、結合ノードN3a,N3bにおける正相/逆相の信号線Li1a-Li1b間の線路間隔W1が、正相/逆相の信号線Li1a-Li1bの伸び始めの線路間隔W2よりも狭く構成されている。結合ノードN3a,N3bにおける正相/逆相の信号線Li2a-Li2b間の線路間隔W1が、正相/逆相の信号線Li1a-Li1bの伸び始めの線路間隔W3よりも狭く構成されている。
[0098]
 また、結合ノードN3a,N3bにおける正相/逆相の信号線Li3a-Li3b間の線路間隔W4が、正相/逆相の信号線Li3a-Li3bの伸び始めの線路間隔W5よりも狭く構成されている。このような図10に示すレイアウト構成を採用することで、第2ポートP2と第3ポートP3が導通した状態でも、外回り経路と内回り経路の経路長の差を低減できる。この結果、振幅差及び位相差を低減できる。
 このとき、前述実施形態で示した可変容量Ca,Cbをさらに設けても良いし設けなくても良い。また、第1ポートP1における線路間隔W2と、第2ポートP2における線路間隔W3、及び第3ポートP3における線路間隔W5は、各ポートP1~P3における特性インピーダンスZ を等しくするため通常は等しいものの、各ポートP1~P3における必要な特性インピーダンスZ に応じて異なっていても構わない。同様に、線路間隔W1と線路間隔W4についても同様の観点から通常等しいものの、これらの線路間隔W1及びW4は互いに異なっていても構わない。
[0099]
 (第5実施形態)
 図11に、第5実施形態における高周波スイッチ403の回路図を示す。図11に示すように、第5実施形態においては、差動構成のインダクタL1c,L2cが、第1ポートP1及び第2ポートP2の各スロー端子T1a-T1b間、T2a-T2b間にそれぞれ接続される。
[0100]
 高周波スイッチ403は、第1実施形態の構成に比較して、インダクタの個数を少なくできる。このため、当該インダクタの占有面積を少なくでき、レイアウト面積を縮小できる。また、第1実施形態では、インダクタL1aのグランドの位置とインダクタL1bのグランドの位置が、レイアウト上では異なるため、グランドの寄生成分が高周波的に影響する。これに対し、第5実施形態では差動信号線間にインダクタL1c,L2cがそれぞれ挿入されるため、寄生成分の影響を低減できる。
[0101]
 (第6実施形態)
 図12に、第6実施形態における高周波スイッチ503の回路図を示す。第6実施形態では、第2のインダクタL3a,L3bが、第3ポートP3のポール端子T3a,T3bの信号線Li3a,Li3bに直列接続されている。
[0102]
 第1ポートP1及び第2ポートP2に係る回路構成やレイアウト構成に比較すると、第3ポートP3に係る回路構成やレイアウト構成は対称な構造にはなっていない。従って、第1実施形態では、第1ポートP1及び第2ポートP2においてリターンロスS 11、S 22の周波数特性を優先させると、第3ポートP3におけるリターンロスS 33が悪化しやすい。
[0103]
 この課題に対し、第6実施形態では第3ポートP3のポール端子T3a、T3bに対し直列にインダクタL3a,L3bを接続することで、第3ポートP3でのリターンロス特性S 33を改善できる。
[0104]
 (第7実施形態)
 図13に、第7実施形態の構成図を示す。図13に示すように、集積回路2の内部の局部発振信号を受信器21aに入力する経路を設けることで、高周波回路用のBIST(Built-In-Self Test)機能が設けることができる。このBIST機能は、出荷時や出荷後の高周波試験に要するコストを低減するために設けられ、内部で生成された高周波信号を各回路ブロックに入力することで回路動作の検証を行う。
[0105]
 図13に示すマスタ集積回路602aについて、BIST機能以外の構成については、第1実施形態と同様であるため、制御器4の構成及び説明を省略する。
[0106]
 マスタ集積回路2aに代わるマスタ集積回路602aは、第1実施形態で説明したマスタ集積回路2aと同様の構成の他、局部発振信号分配増幅器13aの後段に高周波スイッチ603、周波数ダブラー614、及びカプラ6151…615mを備える。
 高周波スイッチ603の一方の出力ポートは第1ポートP1として構成され、外部への局部発振信号出力ポート15aに接続されている。高周波スイッチ603の他方の出力ポートは、第2ポートP2として構成され、周波数ダブラー614を介してカプラ6151…615mに接続されている。このカプラ6151…615mは、内部のPLL12aにて生成された局部発振信号を受信器21aの各受信チャンネルRX1ch~RXmchにテスト信号として入力する機能を持つ。
[0107]
 マスタ集積回路602aの受信系回路を自己診断するときには、制御部9caは、回路制御レジスタ9aaに記憶されたパラメータに基づいて、高周波スイッチ3aの入力側の経路をPLL12a側に切り替え、高周波スイッチ603の出力側の経路を周波数ダブラー614側に切り替える。
[0108]
 マスタ集積回路602aの内部の信号の経路を前記の状態に制御することで、受信器21aの各チャンネルに、自己診断用の高周波信号が入力される。一方、受信器21aの内部のミキサ23aには、周波数ダブラー14aを介して、局部発振信号が入力される。最終的には、中間周波数増幅器24aの出力信号や、内部のノードの電気的特性を検査することで、受信器21aの内部のLNA21a、ミキサ23a、中間周波数増幅器24aについて自己診断テストを行うことができる。
[0109]
 本実施形態によれば、高周波スイッチ603が、自己診断テスト時に局部発振信号を受信部11aのLNA21aに入力するために用いられる。これにより内部の局部発振信号を用いて自己診断テストを行うことができる。
[0110]
 (第8実施形態)
 図14に示す高周波スイッチ703は、第1実施形態におけるインダクタL1a,L1b,L2a,L2bに代えてスタブSt1a,St1b,St2a,St2bを用いることで構成されている。なお、図5Aと同様の部分には同一構造を示して符号も省略している。
[0111]
 スタブSt1aは、第1ポートP1の側の第1の信号線41aと第1の接地線41cとの間に、配線481a、接続線451aをビアVを用いて接続すると共に、MOM又はMIM(Metal Insulator Metal)による容量素子C1aを直列接続して構成される。配線481aは、容量素子C1aを接続することで接地線41cに対し高周波的に接地されている。
[0112]
 他のスタブSt1b、St2a、St2bの構造は、図14に示すように、スタブSt1aと図示左右上下対称構造であり、その構成及び動作原理は同様である。このため、これらのスタブSt1b、St2a、St2bの構成説明を省略する。
[0113]
 また、図14に示すスタブSt1a,St1b,St2a,St2bは、信号線の両側に接地線を備えたコプレーナ導波路により構成されており、また、レイアウト面積を縮小するため、伝送線路の途中で折り曲げられている。
[0114]
 このようなスタブSt1a,St1b,St2a,St2bが構成されることで、高周波特性上、スパイラルインダクタIn1a,In1b,In2a,In2bを用いた場合と同様の特性を得ることが可能である。その他は、第1実施形態と同様であるため説明を省略する。
[0115]
 (第9実施形態)
 図15から図20に、第1実施形態における図5Cに示したコプレーナ導波路150に代わる伝送線路250、350、450、550、650、750の構成例を示す。
[0116]
 図15に示す伝送線路250のように、コプレーナ導波路150の中央に接地線41dを設けることなく構成しても良い。すなわち、一対の信号線41a、41bが隣接すると共に、これら一対の信号線41a、41bから両外方に離間して接地線41c、41eが配置されていても良い。
[0117]
 また図16の伝送線路350に示すように、伝送線路250の両端の接地線41c、41eを設けなくても良い。この場合、2本の信号線41a、41bがシリコン基板31の上方に配置されており、シリコン基板31がグランド電位として機能する。
[0118]
 また図17の伝送線路450に示すように、グランドシールド層Ls付きのコプレーナ線路を用いても良い。この伝送線路450は、接地線41c~41eとシリコン基板31との間にグランドシールド層Lsを設けている。グランドシールド層Lsは、接地線41c,41e及び信号線41a,41bとシリコン基板31との間に当該シリコン基板31に並行して延設され、シリコン基板31に対するシールドとして設けられている。グランドシールド層Lsは、グローバル配線層GLbから他のグローバル配線層GLa及びローカル配線32を通じて接地線41c~41eを互いに接続する。
[0119]
 同様に、図18の伝送線路550に示すように、グランドシールド層Ls付きのコプレーナ線路を用いても良い。この伝送線路550は、図15に示した中央の接地線41dがないコプレーナ線路に対して、両端の接地線41c,41eとシリコン基板31との間にグランドシールド層Lsを設けている。
[0120]
 また図19の伝送線路650に示すように、グランドシールド層Ls付きのマイクロストリップライン線路を用いても良い。この伝送線路650は、信号線41a,41bとシリコン基板31との間にグランドシールド層Lsを設けた構成である。図19における断面図では、グランドシールド層Lsの電位はフローティング状態にみえるが、実際は集積回路602a内にて他のグランド電位のノードと接続されている。
[0121]
 また図20の伝送線路750に示すように、グランドシールド層Ls及びLs2付きのコプレーナ線路を用いても良い。グランドシールド層Ls2は、グローバル配線層GLbの上方に位置したグローバル配線層GLcに構成されている。
[0122]
 伝送線路750は、グランドシールド層Ls及びLs2により信号線41aを上下に挟んで構成されている。図20に示す伝送線路750では、信号線41a及び41b間の中央に接地線41dを設けていないが、接地線41dを設けても良い。
[0123]
 第1実施形態で説明した図5C及び第9実施形態での図15~図20に示した伝送線路について、周波数の十分高い領域での差動伝送線路のOddモードの特性インピーダンスZ は、下記の(1)式により与えられる。
[数1]


[0124]
 この(1)式において、L は単位長さ当たりのインダクタンス成分を示し、C は対グランド容量成分、C は対信号線容量成分を示す。伝送線路の構造、サイズにより、インダクタンス成分L 、対グランド容量成分C 、及び対信号線容量成分C が変化することから、特性インピーダンスZ の値も変化する。
[0125]
 (他の実施形態)
 本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。
[0126]
 前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、請求の範囲に記載した文言によって特定される本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
[0127]
 図面中、3,3a,3b;103;203;403;503;603;703は高周波スイッチ、T3a、T3bはポール端子、T1a,T1b、T2a,T2bはスロー端子、L1a,L1b,L2a,L2bはインダクタ、L3a,L3bはインダクタ、St1a, St1b, St2a, St2bはスタブ(インダクタ)、S1,S2は並列接続スイッチ、S1a,S1b,S2a,S2bは直列接続スイッチ、を示す。
[0128]
 本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

請求の範囲

[請求項1]
 集積回路に構成された差動信号の経路を切替える高周波スイッチ(3,3a,3b;103;203;403;503;603;703)であり、
 一つのポートを構成する一対のポール端子(T3a,T3b)と、
 複数のポートを構成する前記複数の一対のスロー端子(T1a,T1b、T2a,T2b;T1a,T1b、T2a,T2b、T4a,T4b)と、を備え、
 前記複数の一対のスロー端子には、それぞれ、
 前記一対のそれぞれのスロー端子とグランドノード(G)との間、又は、前記一対のスロー端子の間にそれぞれ並列接続されるインダクタ(L1a,L1b,L2a,L2b;L1c,L2c;L4a,L4b;St1a, St1b, St2a, St2b)と、
 前記複数の一対のスロー端子の間にそれぞれ接続された並列接続スイッチ(S1,S2)と、
 前記複数の一対のスロー端子からそれぞれ前記一対のポール端子までの間に介在して直列接続された直列接続スイッチ(S1a,S1b,S2a,S2b;S1a,S1b,S2a,S2b,S4a,S4b)と、
 を備える高周波スイッチ。
[請求項2]
 前記一対のスロー端子(S1a,S1b,S2a,S2b)を2つ備えたSPDT(Single Pole Double Throw)スイッチとして構成される請求項1記載の高周波スイッチ。
[請求項3]
 前記並列接続スイッチ及び前記直列接続スイッチはそれぞれ単一又は複数段のMOSFET(M1;M11…M1k)を用いて構成され、
 前記並列接続スイッチ及び前記直列接続スイッチの前記MOSFETのゲート幅が同一で、且つ、前記スロー端子にそれぞれ接続される前記インダクタが互いに同一構造である請求項1または2記載の高周波スイッチ。
[請求項4]
 前記並列接続スイッチ及び前記直列接続スイッチはそれぞれ単一又は複数段のMOSFET(M1;M11…M1k)を用いて構成され、
 前記直列接続スイッチを構成する前記MOSFETのゲート幅、及び前記各スロー端子にそれぞれ接続される前記インダクタのサイズ、が正相/逆相の位相差に応じて設定されている請求項1または2記載の高周波スイッチ。
[請求項5]
 前記並列接続スイッチ及び前記直列接続スイッチを構成する前記MOSFETのオフ容量、並びに前記インダクタのインダクタンスにより共振周波数が所定の動作周波数帯に含まれる請求項4記載の高周波スイッチ。
[請求項6]
 前記複数のスロー端子と前記ポール端子とを信号線により結合する結合ノード(N3a,N3b)に可変容量(Ca,Cb)を接続して構成される請求項1から5の何れか一項に記載の高周波スイッチ。
[請求項7]
 前記複数のスロー端子と前記ポール端子とを信号線により結合する結合ノード(N3a,N3b)を備え、
 前記複数のスロー端子から前記結合ノードに至るときの前記結合ノードにおける正相/逆相の間の線路間隔(W1)は、各スロー端子から前記結合ノードへの伸び始めの線路間隔(W2,W3)よりも狭く、
 前記ポール端子から前記結合ノードに至るときの前記結合ノードにおける正相/逆相の間の線路間隔(W4)は、前記ポール端子から前記結合ノードへの伸び始めの線路間隔(W5)よりも狭く設定されている請求項1から6の何れか一項に記載の高周波スイッチ。
[請求項8]
 前記並列接続スイッチは、複数段に直列接続されたトランジスタ(M1)を用いて構成されている請求項1から7の何れか一項に記載の高周波スイッチ。
[請求項9]
 前記直列接続スイッチは、単一又は複数段に接続されたトランジスタ(M1;M11…M1k)を用いて構成され、
 前記並列接続スイッチは、その構成段数が前記直列接続スイッチのトランジスタの段数よりも多くなるように構成されている請求項8記載の高周波スイッチ。
[請求項10]
 前記インダクタ(L1c,L2c)は、前記一対のスロー端子が接続される正相信号線と逆相信号線との間に接続されている請求項1記載の高周波スイッチ。
[請求項11]
 前記ポール端子に直列接続される第2のインダクタ(L3a,L3b)をさらに備える請求項1から10の何れか一項に記載の高周波スイッチ。
[請求項12]
 前記集積回路(2a)の内部に構成されたPLL(12a)の出力を前記集積回路の内部又は外部に切替えるために用いられる請求項1から11の何れか一項に記載の高周波スイッチ。
[請求項13]
 受信器(11a)が受信する受信信号に代えて、自己診断テスト時に高周波信号を前記受信器に入力するために用いられる請求項1から11の何れか一項に記載の高周波スイッチ。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4A]

[ 図 4B]

[ 図 4C]

[ 図 4D]

[ 図 5A]

[ 図 5B]

[ 図 5C]

[ 図 6A]

[ 図 6B]

[ 図 6C]

[ 図 6D]

[ 図 6E]

[ 図 6F]

[ 図 7]

[ 図 8]

[ 図 9A]

[ 図 9B]

[ 図 9C]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]