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1. WO2020110558 - VARIATION SUPPRESSING CIRCUIT

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明 細 書

発明の名称 変動抑制回路 0001  

技術分野

0002  

背景技術

0003  

先行技術文献

特許文献

0004  

発明の概要

0005   0006   0007   0008   0009   0010   0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : 変動抑制回路

関連出願の相互参照

[0001]
 本出願は、2018年11月29日に出願された日本出願番号2018-223560号に基づくもので、ここにその記載内容を援用する。

技術分野

[0002]
 本開示は、差動構成のスイッチトキャパシタ回路に供給される基準電圧の変動を抑制する変動抑制回路に関する。

背景技術

[0003]
 基準電圧を使用するスイッチトキャパシタ回路を有するA/D変換器、レベルシフト回路などでは、キャパシタへの充放電により基準電圧が過渡的に変動すると、動作の高速化が難しくなる問題、多チャンネル化などに伴い精度が悪化する問題などが生じる。このような問題への対策としては、アンプの広帯域化を図る、パスコンを追加するなどが考えられる。しかし、前者の対策では消費電流が増加するという問題が生じるし、後者の対策では部品コストが増加するという問題、端子数が増加するという問題などが生じる。そこで、従来、基準電源の過渡変動を抑制するための技術が種々考えられている。

先行技術文献

特許文献

[0004]
特許文献1 : 米国特許第7907074号明細書
特許文献2 : 国際公開第2012/157155号
特許文献3 : 米国特許出願公開第2012/0274360号明細書

発明の概要

[0005]
 従来技術では、供給対象となる回路における基準電圧の変動自体が抑制する構成ではなく、回路側で生じた基準電圧の変動によるノイズが基準電圧を生成する電源部側へと伝搬することを抑制する構成が採用されている。そのため、従来技術では、供給対象となる回路において使用される基準電圧の変動は抑制されず、それによるノイズが発生することとなる。
[0006]
 本開示の目的は、スイッチトキャパシタ回路に供給される基準電圧の変動を抑制することができる変動抑制回路を提供することにある。
[0007]
 本開示の一態様において、変動抑制回路は、差動構成のスイッチトキャパシタ回路に供給される基準電圧の変動を抑制するものであり、電荷供給回路を備える。この場合、スイッチトキャパシタ回路は、入力電圧を充電するための入力キャパシタと、基準電圧を充電するための基準キャパシタと、が互いに独立して設けられた構成である。電荷供給回路は、スイッチトキャパシタ回路で発生する充放電電荷を相殺するための相殺電荷を所定の相殺用電圧を用いて生成し、スイッチトキャパシタ回路において基準電圧が供給される2つの基準入力ノードに相殺電荷を供給する。
[0008]
 このような構成によれば、アンプの広帯域化を図る、パスコンを追加するなどの対策を施すことなく、スイッチトキャパシタ回路に供給される基準電圧の変動を抑制することができる。そのため、上記構成によれば、回路の高精度化、部品点数削減、消費電流低減、干渉抑制、ノイズ抑制などの効果が得られる。この場合、スイッチトキャパシタ回路は、入力キャパシタと基準キャパシタとが互いに独立して設けられた分離型の構成である。そのため、電荷供給回路における相殺電荷の生成にあたって、入力依存の充電量を考慮する必要がない。
[0009]
 また、この場合、スイッチトキャパシタ回路が差動構成であるため、スイッチトキャパシタ回路において、1回の動作、つまり1周期で発生する充放電電荷、すなわち消費電荷が明確となる。したがって、上記構成によれば、電荷供給回路が、スイッチトキャパシタ回路の構成に応じて明確に定まる、つまり既知の値となる充放電電荷に基づいて相殺電荷を生成することにより、基準電圧の変動を精度良く抑制することができる。
[0010]
 本開示の一態様において、電荷供給回路は、スイッチトキャパシタ回路で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行う。このような構成によれば、1回の動作、つまり1周期毎の基準電圧の変動を抑制することができるため、例えば1回のセットリングの応答改善などの効果が得られる。
[0011]
 本開示の一態様において、電荷供給回路は、電圧値が一定である相殺用電圧を用いて相殺電荷を生成する。前述したように、スイッチトキャパシタ回路における1回の動作での充放電電荷は既知の値となる。そのため、この場合、上記した相殺用電圧を、既知の値である充放電電荷に応じた一定の電圧値とすれば、基準電圧の変動を精度良く抑制することができる。このような構成によれば、電荷供給回路は、例えば充放電電荷に応じて相殺用電圧を可変にするためのD/A変換器などの構成を必要とすることがなく、比較的単純な構成とすることができる。したがって、上記構成によれば、回路構成を簡素化することができるという効果が得られる。

図面の簡単な説明

[0012]
 本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
[図1] 図1は、第1実施形態に係る積分器および変動抑制回路の構成を模式的に示す図であり、
[図2] 図2は、第1実施形態に係る各部の動作を表すタイミングチャートであり、
[図3] 図3は、第1実施形態に係るセットリングの応答改善効果を説明するための図であり、
[図4] 図4は、第2実施形態に係る積分器および変動抑制回路の構成を模式的に示す図であり、
[図5] 図5は、第2実施形態に係る各部の動作を表すタイミングチャートであり、
[図6] 図6は、第3実施形態に係る積分器および変動抑制回路の構成を模式的に示す図であり、
[図7] 図7は、第3実施形態に係る各部の動作を表すタイミングチャートであり、
[図8] 図8は、第4実施形態に係る積分器および変動抑制回路の構成を模式的に示す図であり、
[図9] 図9は、第5実施形態に係る積分器および変動抑制回路の構成を模式的に示す図である。

発明を実施するための形態

[0013]
 以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
   (第1実施形態)
 以下、第1実施形態について図1~図3を参照して説明する。
[0014]
 図1に示す変動抑制回路1は、ΔΣ型のA/D変換器の一部を構成するスイッチトキャパシタ回路2に供給される基準電圧VREFP、VREFMの変動を抑制するものであり、例えば車両に搭載される電池を監視する電池監視ICに適用される。なお、以下では、A/D変換器のことをADCと省略することがある。また、以下では、基準電圧VREFP、VREFMについて、それらを区別する必要がない場合には基準電圧VREFと総称することとする。スイッチトキャパシタ回路2は、差動構成であり、差動出力形式のOPアンプ3などとともに、ΔΣ型ADCの初段の積分器4を構成している。
[0015]
 積分器4には、基準入力ノードに相当するノードN1、N2を介して基準電圧VREFP、VREFMが供給されている。基準電圧VREFP、VREFMは、図示しない基準電源により生成される。また、積分器4には、信号入力端子に相当する端子P1、P2を介して入力電圧VINP、VINMが入力されている。OPアンプ3のコモン電圧は、電圧Vcmに等しく設定されている。下記(1)式に示すように、電圧Vcmは、基準電圧VREFPと基準電圧VREFMとの中間電圧になっている。
  Vcm=(VREFP-VREFM)/2 …(1)
 基準電圧VREFP、基準電圧VREFMおよび電圧Vcmの各電圧値は、電池監視ICの仕様に応じて予め定められた所定の値となっている。
[0016]
 OPアンプ3の反転入力端子と非反転出力端子との間にはキャパシタCf1が接続されており、OPアンプ3の非反転入力端子と反転出力端子との間にはキャパシタCf2が接続されている。キャパシタCf1、Cf2は、積分容量として機能する。OPアンプ3は、その非反転出力端子、反転出力端子からそれぞれ差動電圧VOP、VOMを出力する。差動電圧VOP、VOPは、積分器4による積分結果を表す電圧となる。
[0017]
 スイッチトキャパシタ回路2は、キャパシタCs1、Cs2、Cr1、Cr2およびスイッチS1~S14を備えている。差動構成において対をなすキャパシタCs1、Cs2は、入力電圧VINP、VINMを充電するためのものであり、入力キャパシタに相当する。キャパシタCs1、Cs2は、同じ容量値Csになっている。なお、本明細書における「同じ容量値」とは、容量値が完全に一致するものだけでなく、目的とする効果を奏するのであれば、互いの容量値に若干の差があり厳密には一致していないようなものも含む。また、以下では、キャパシタCs1、Cs2について、それらを区別する必要がない場合にはキャパシタCsと総称することとする。
[0018]
 キャパシタCs1、Cs2の各一端と端子P1、P2との間には、それぞれスイッチS1、S2が接続されている。キャパシタCs1、Cs2の各一端には、それぞれスイッチS3、S4を介して、電圧Vcmが印加可能とされている。キャパシタCs1、Cs2の各他端は、それぞれスイッチS5、S6を介して、OPアンプ3の反転入力端子、非反転入力端子に接続されている。キャパシタCs1、Cs2の各他端には、それぞれスイッチS7、S8を介して、電圧Vcmが印加可能とされている。
[0019]
 差動構成において対をなすキャパシタCr1、Cr2は、基準電圧VREFP、VREFMを充電するためのものであり、基準キャパシタに相当する。キャパシタCr1、Cr2は、同じ容量値Crになっている。なお、容量値Crは、電池監視ICの仕様などに応じて定まるADCの分解能に基づいて予め定められた所定の値となっている。また、以下では、キャパシタCr1、Cr2について、それらを区別する必要がない場合にはキャパシタCrと総称することとする。
[0020]
 キャパシタCr1、Cr2の各一端には、それぞれスイッチS9、S10を介して、電圧Vcmが印加可能とされている。キャパシタCr1の一端は、スイッチS11を介してノードN1に接続されているとともに、スイッチS12を介してノードN2に接続されている。キャパシタCr2の一端は、スイッチS13を介してノードN1に接続されているとともに、スイッチS14を介してノードN2に接続されている。
[0021]
 キャパシタCr1、Cr2の各他端は、それぞれキャパシタCs1、Cs2の各他端と共通接続されている。すなわち、キャパシタCr1、Cr2の各他端は、それぞれスイッチS5、S6を介して、OPアンプ3の反転入力端子、非反転入力端子に接続されている。また、キャパシタCr1、Cr2の各他端には、それぞれスイッチS7、S8を介して、電圧Vcmが印加可能とされている。上記したように、スイッチトキャパシタ回路2は、入力キャパシタであるキャパシタCsと、基準キャパシタであるキャパシタCrと、が互いに独立して設けられた分離型の構成となっている。
[0022]
 スイッチS1~S14は、例えばMOSトランジスタにより構成されており、そのオンオフは制御回路11により制御される。スイッチS1、S2、S7~S10を第1スイッチと総称するとともに、スイッチS3~S6を第2スイッチと総称すると、第1スイッチおよび第2スイッチは、相補的にオンオフされる。図2に示すように、第1スイッチのオンオフを制御する信号Φ1と、第2スイッチのオンオフを制御する信号Φ2とは、いずれも2値の信号であり、互いに逆相の信号となっている。
[0023]
 各スイッチは、信号Φ1、Φ2がハイレベルのときにオンされるとともに、ロウレベルのときにオフされるようになっている。なお、図2などでは、2値の信号のハイレベルを単に「H」と表わし、2値の信号のロウレベルを単に「L」と表わしている。信号Φ1がハイレベルである期間は、スイッチトキャパシタ回路2においてキャパシタCsを充電するサンプル動作が実行されるサンプル期間に相当する。信号Φ2がハイレベルである期間は、スイッチトキャパシタ回路2においてキャパシタCsに蓄積された電荷を保持するホールド動作が実行されるホールド期間に相当する。図2などでは、サンプル期間をPhase「S」と表わすとともに、ホールド期間をPhase「H」と表わしている。
[0024]
 スイッチS11~S14は、ΔΣ型ADCにおける1ビットのD/A変換器を構成している。なお、以下では、D/A変換器のことをDACと省略することがある。スイッチS11~S14は、サンプル期間には常時オフされるとともに、ホールド期間にはDACに入力されるデジタル値であるDAC値に応じてオンオフされる。このDAC値は、例えば「1」および「-1」という2値、または「1」および「0」という2値となるものであり、制御回路11により生成される。
[0025]
 上記構成では、例えばDAC値が「1」のとき、スイッチS11、S14がオンされるとともに、スイッチS12、S13がオフされる。また、DAC値が「-1」のとき、スイッチS11、S14がオフされるとともに、スイッチS12、S13がオンされる。このように、スイッチS11、S14と、スイッチS12、S13とは、相補的にオンオフされる。このようにスイッチS11~S14のオンオフが制御されることから、スイッチトキャパシタ回路2は、ホールド動作において充放電電荷が発生する構成となっている。すなわち、図2に示すように、キャパシタCrの充電電流は、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0026]
 スイッチトキャパシタ回路2では、このようなキャパシタCrへの充放電により、基準電圧VREFが過渡的に変動する。変動抑制回路1は、このような基準電圧VREFの変動を抑制することができる構成となっている。変動抑制回路1は、差動構成の電荷供給回路5および電圧源6を備えている。電荷供給回路5は、スイッチトキャパシタ回路2で発生する充放電電荷を相殺するための相殺電荷を生成し、その相殺電荷をノードN1、N2に供給する。
[0027]
 電圧源6は、基準電圧VREFを生成する図示しない基準電源と同等の電圧を発生させるレプリカ基準電源である。なお、電池監視ICにおいて、基準電源と同等の電圧を発生させる回路が既に存在する場合、その回路を電圧源6として機能させてもよい。電圧源6は、ノードN3、N4を通じて差動電圧VREPP、VREPMを出力する。この場合、差動電圧VREPP、VREFMは、予め定められた一定の電圧値となっている。なお、以下では、差動電圧VREPP、VREPMについて、それらを区別する必要がない場合には差動電圧VREPと総称することとする。電荷供給回路5は、差動電圧VREPを用いて相殺電荷を生成する。したがって、差動電圧VREPは、相殺用電圧に相当する。また、ノードN3、N4は、相殺用電圧が与えられる相殺用ノードに相当する。
[0028]
 差動構成において対をなすキャパシタCp1、Cp2は、差動電圧VREPにより充放電されるものであり、相殺キャパシタに相当する。キャパシタCp1、Cp2は、同じ容量値Cpになっている。なお、以下では、キャパシタCp1、Cp2について、それらを区別する必要がない場合にはキャパシタCpと総称することとする。容量値Cpおよび差動電圧VREPP、VREPMの各電圧値は、容量値Crおよび基準電圧VREFP、VREFMの各電圧値に応じて、基準電圧VREFの変動抑制の効果が所望する程度に得られるような値に設定される。
[0029]
 キャパシタCp1、Cp2の各一端とノードN1、N2との間には、それぞれスイッチS15、S16が接続されている。スイッチS15は、キャパシタCp1とノードN1との間を開閉するもので第1相殺スイッチに相当する。スイッチS16は、キャパシタCp2とノードN2との間を開閉するもので第2相殺スイッチに相当する。キャパシタCp1、Cp2の各一端には、それぞれスイッチS17、S18を介して、電圧Vcmが印加可能とされている。
[0030]
 キャパシタCp1の他端は、スイッチS19を介してノードN3に接続されているとともに、スイッチS20を介してノードN4に接続されている。キャパシタCp2の他端は、スイッチS21を介してノードN3に接続されているとともに、スイッチS22を介してノードN4に接続されている。つまり、スイッチS19、S21は、ノードN3と2つのキャパシタCp1、Cp2との間をそれぞれ開閉する。また、スイッチS20、S22は、ノードN4と2つのキャパシタCp1、Cp2との間をそれぞれ開閉する。これらスイッチS19~S22により、差動電圧VREPP、VREPMを用いて2つのキャパシタCp1、Cp2の充電および放電を行うスイッチ回路7が構成されている。
[0031]
 スイッチS15~S22は、例えばMOSトランジスタにより構成されており、そのオンオフは制御回路11により制御される。スイッチS17~S19、S22のオンオフは、スイッチトキャパシタ回路2における第1スイッチと同様、信号Φ1により制御される。また、スイッチS15、S16、S20、S21のオンオフは、スイッチトキャパシタ回路2における第2スイッチと同様、信号Φ2により制御される。
[0032]
 このようにスイッチS15~S22のオンオフが制御されることから、電荷供給回路5は、スイッチトキャパシタ回路2のホールド動作時に相殺電荷の供給を行うようになっている。すなわち、図2に示すように、キャパシタCpの放電電流は、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。また、この場合、電荷供給回路5は、スイッチトキャパシタ回路2で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、図2に示すように、キャパシタCrの充電電流の変化のタイミングと、キャパシタCpの放電電流の変化のタイミングとが一致しており、キャパシタCrの充電動作とキャパシタCpの放電動作とが同相化されている。
[0033]
 上記構成において、基準電圧VREFの変動抑制の効果を最大限に得るための条件について説明する。なお、ここでは、基準電圧VREFP側の電荷充放電を例にして説明を行うが、基準電圧VREFM側についても同様の考え方を適用することができる。この場合、キャパシタCrの充電電荷QREFPおよびキャパシタCpの放電電荷QREPPは、それぞれ下記(2)式および(3)式により表される。
  QREFP=Cr(VREFP-Vcm) …(2)
  QREPP=Cp(VREFP-VREPP)-Cr(Vcm-VREPM) …(3)
[0034]
 上記構成では、キャパシタCrの充電電流とキャパシタCpの放電電流とが一致すれば、基準電圧VREFの変動を完全に抑えることが可能となる。言い換えると、下記(4)式が成立すれば、基準電圧VREFの変動を完全に抑えることが可能となる。
  QREFP+QREPP=0 …(4)
[0035]
 したがって、上記(4)式の関係が成立するように、差動電圧VREPP、VREPMの各電圧値および容量値Cpを設定すれば、基準電圧VREFの変動を完全に抑制することができる。上記した電圧値および容量値の設定の一例として、例えば、下記(5)~(7)式に示すように、差動電圧VREPP、VREPMの各電圧値がそれぞれ基準電圧VREFP、VREFMの各電圧値と等しくなるように設定するとともに、容量値Cpが容量値Crと等しくなるように設定することが考えられる。
[0036]
  VREFP=VREPP …(5)
  VREFM=VREPM …(6)
  Cr=Cp …(7)
 このような電圧値および容量値の設定によれば、上記(4)式の関係が成立し、図2に示すように、基準電圧VREFの変動を完全に抑制することができる。
[0037]
 以上説明した本実施形態によれば、次のような効果が得られる。
 本実施形態の変動抑制回路1において、電荷供給回路5は、差動電圧VREPを用いてスイッチトキャパシタ回路2で発生する充放電電荷を相殺するための相殺電荷を生成し、その相殺電荷をスイッチトキャパシタ回路2において基準電圧VREFが供給されるノードN1、N2に供給する。このような構成によれば、アンプの広帯域化を図る、パスコンを追加するなどの対策を施すことなく、スイッチトキャパシタ回路2に供給される基準電圧VREFの変動を抑制することができる。そのため、上記構成によれば、回路の高精度化、部品点数削減、消費電流低減、干渉抑制、ノイズ抑制などの効果が得られる。
[0038]
 この場合、スイッチトキャパシタ回路2は、入力キャパシタであるキャパシタCsと基準キャパシタであるキャパシタCrとが互いに独立して設けられた分離型の構成である。そのため、電荷供給回路5における相殺電荷の生成にあたって、入力依存の充電量を考慮する必要がない。また、この場合、スイッチトキャパシタ回路2が差動構成であるため、スイッチトキャパシタ回路2において、1回の動作、つまり1周期で発生する充放電電荷、すなわち消費電荷が明確となる。したがって、上記構成によれば、電荷供給回路5が、スイッチトキャパシタ回路2の構成に応じて明確に定まる、つまり既知の値となる充放電電荷に基づいて相殺電荷を生成することにより、基準電圧VREFの変動を精度良く抑制することができる。
[0039]
 さらに、この場合、電荷供給回路5は、スイッチトキャパシタ回路2で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行う。このような構成によれば、1回の動作、つまり1周期毎の基準電圧VREFの変動を抑制することができるため、例えば1回のセットリングの応答改善などの効果が得られる。以下、本実施形態によるセットリングの応答改善の効果について、変動抑制回路1が設けられていない構成を比較例として説明する。
[0040]
 この場合、差動電圧VREPの電圧値が基準電圧VREFの電圧値に完全に一致しておらず、例えば0.2%の誤差が生じているものとする。また、この場合、「目標セットリング誤差<0.1mV」とする。図3に示すように、サンプル期間Tsの開始時点における基準電圧VREFの電圧値は、比較例では、ほぼゼロになっているのに対し、本実施形態では、定常値に近い電圧値になっている。これは、変動抑制回路1の電荷供給回路5による動作に起因している。
[0041]
 そのため、本実施形態によれば、差動電圧VREPの電圧値に多少の誤差がある場合でも、比較例に比べて早くセットリングが完了する。具体的には、比較例および本実施形態では、サンプル期間Tsにおける基準電圧VREFは、それぞれ下記(8)式および(9)式により表される。ただし、tは時間であり、τはスイッチのオン抵抗と容量値Csとに依存するRC時定数であり、αは同相化によるτの改善効果である。
[0042]
[数1]


[0043]
 例えば、比較例において「10τ<Ts」が必要となる場合、本実施形態では「4τ<Ts」に緩和される。つまり、本実施形態によれば、比較例に対し、時定数比で2.5倍程度、セットリングの高速化を図ることができる。
[0044]
 電荷供給回路5は、電圧値が一定である差動電圧VREPを用いて相殺電荷を生成する。前述したように、スイッチトキャパシタ回路2における1回の動作での充放電電荷は既知の値となる。そのため、この場合、上記した差動電圧VREPを、既知の値である充放電電荷に応じた一定の電圧値とすれば、基準電圧VREFの変動を精度良く抑制することができる。このような構成によれば、電荷供給回路5は、例えば充放電電荷に応じて差動電圧VREPを可変にするためのDACなどの構成を必要とすることがなく、比較的単純な構成とすることができる。したがって、上記構成によれば、回路構成を簡素化することができるという効果が得られる。
[0045]
 スイッチトキャパシタ回路2は、前述したように分離型の構成であり、キャパシタCsを充電するサンプル動作と、そのサンプル動作によりキャパシタCsに蓄積された電荷を保持するホールド動作と、を実行するともに、ホールド動作において充放電電荷が発生する構成、いわゆる分離型VREF半速の構成である。そして、電荷供給回路5は、ホールド動作時に相殺電荷の供給を行う構成である。したがって、本実施形態の変動抑制回路1は、分離型VREF半速の構成に用いるのに好適な構成となっている。
[0046]
   (第2実施形態)
 以下、第2実施形態について図4および図5を参照して説明する。
 図4に示すように、第2実施形態では、第1実施形態における制御回路11に代えて制御回路21が設けられている。この場合、スイッチS11~S14は、サンプル期間およびホールド期間の双方において、DAC値に応じてオンオフされる。
[0047]
 上記構成では、サンプル期間、DAC値が「1」のときにはスイッチS11、S14がオフされるとともにスイッチS12、S13がオンされ、DAC値が「-1」のときにはスイッチS11、S14がオンされるとともにスイッチS12、S13がオフされる。また、上記構成では、ホールド期間、DAC値が「1」のときにはスイッチS11、S14がオンされるとともにスイッチS12、S13がオフされ、DAC値が「-1」のときにはスイッチS11、S14がオフされるとともにスイッチS12、S13がオンされる。
[0048]
 このようにスイッチS11~S14のオンオフが制御されることから、スイッチトキャパシタ回路2は、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成となっている。すなわち、図5に示すように、キャパシタCrの充電電流は、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0049]
 制御回路21は、電荷供給回路5のスイッチS15~S22については、次のように制御する。すなわち、スイッチS17~S19、S22を第3スイッチと総称するとともに、スイッチS15、S16、S20、S21を第4スイッチと総称すると、第3スイッチおよび第4スイッチは、相補的にオンオフされる。図5に示すように、第3スイッチのオンオフを制御する信号Φ3と、第4スイッチのオンオフを制御する信号Φ4とは、いずれも2値の信号であり、互いに逆相の信号となっている。また、信号Φ3、Φ4の周期は、信号Φ1、Φ2の周期の半分となっている。つまり、この場合、変動抑制回路1は、スイッチトキャパシタ回路2に対し、倍速で動作するようになっている。
[0050]
 このようにスイッチS15~S22のオンオフが制御されることから、電荷供給回路5は、スイッチトキャパシタ回路2のサンプル動作時およびホールド動作時に相殺電荷の供給を行うようになっている。すなわち、図5に示すように、キャパシタCpの放電電流は、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0051]
 また、この場合も、第1実施形態と同様、電荷供給回路5は、スイッチトキャパシタ回路2で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、図5に示すように、キャパシタCrの充電電流の変化のタイミングと、キャパシタCpの放電電流の変化のタイミングとが一致しており、キャパシタCrの充電動作とキャパシタCpの放電動作とが同相化されている。
[0052]
 以上説明した本実施形態によっても、第1実施形態と同様の効果が得られる。この場合、スイッチトキャパシタ回路2は、前述したように分離型の構成であり、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成、いわゆる分離型VREF倍速の構成である。そして、電荷供給回路5は、サンプル動作時およびホールド動作時に相殺電荷の供給を行う構成である。したがって、本実施形態の変動抑制回路1は、分離型VREF倍速の構成に用いるのに好適な構成となっている。
[0053]
   (第3実施形態)
 以下、第3実施形態について図6および図7を参照して説明する。
 図6に示すように、第3実施形態では、第1実施形態における制御回路11に代えて制御回路31が設けられている。また、第3実施形態の変動抑制回路32は、電荷供給回路5を2系統分備えている。以下、2系統の電荷供給回路5のうち、一方を第1電荷供給回路5aとし、他方を第2電荷供給回路5bとする。また、第1電荷供給回路5aが備える構成の符号の末尾には「a」を付すとともに、第2電荷供給回路5bが備える構成の符号の末尾には「b」を付すこととする。この場合、スイッチS11~S14は、第2実施形態と同様、サンプル期間およびホールド期間の双方において、DAC値に応じてオンオフされる。
[0054]
 制御回路31は、第1電荷供給回路5aのスイッチS15a~S22aについては、次のように制御する。すなわち、スイッチS17a~S19a、S22aのオンオフは、スイッチトキャパシタ回路2における第2スイッチと同様、信号Φ2により制御される。また、スイッチS15a、S16a、S20a、S21aのオンオフは、スイッチトキャパシタ回路2における第1スイッチと同様、信号Φ1により制御される。このようにスイッチS15a~S22aのオンオフが制御されることから、第1電荷供給回路5aは、スイッチトキャパシタ回路2のサンプル動作時に相殺電荷の供給を行うようになっている。
[0055]
 制御回路31は、第2電荷供給回路5bのスイッチS15b~S22bについては、次のように制御する。すなわち、スイッチS17b~S19b、S22bのオンオフは、スイッチトキャパシタ回路2における第1スイッチと同様、信号Φ1により制御される。また、スイッチS15b、S16b、S20b、S21bのオンオフは、スイッチトキャパシタ回路2における第2スイッチと同様、信号Φ2により制御される。このようにスイッチS15b~S22bのオンオフが制御されることから、第2電荷供給回路5bは、スイッチトキャパシタ回路2のホールド動作時に相殺電荷の供給を行うようになっている。
[0056]
 つまり、この場合、変動抑制回路32は、第1電荷供給回路5aおよび第2電荷供給回路5bの位相を互いに半周期ずらすようになっている。その結果、図7に示すように、キャパシタCpの放電電流は、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。また、この場合も、第1実施形態と同様、2系統の電荷供給回路5a、5bは、スイッチトキャパシタ回路2で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、図7に示すように、キャパシタCrの充電電流の変化のタイミングと、キャパシタCpの放電電流の変化のタイミングとが一致しており、キャパシタCrの充電動作とキャパシタCpの放電動作とが同相化されている。
[0057]
 以上説明した本実施形態によっても、第1実施形態と同様の効果が得られる。この場合、スイッチトキャパシタ回路2は、前述したように分離型の構成であり、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成、いわゆる分離型VREF倍速の構成である。そして、電荷供給回路5は、サンプル動作時およびホールド動作時に相殺電荷の供給を行う構成である。したがって、本実施形態の変動抑制回路1は、第2実施形態と同様、分離型VREF倍速の構成に用いるのに好適な構成となっている。
[0058]
   (第4実施形態)
 以下、第4実施形態について図8を参照して説明する。
 図8に示すように、本実施形態の変動抑制回路41は、スイッチトキャパシタ回路42に供給される基準電圧VREFP、VREFMの変動を抑制するものであり、第1実施形態などの変動抑制回路1と同様の構成となっている。スイッチトキャパシタ回路42は、差動構成であり、差動出力形式のOPアンプ43などとともに、ΔΣ型ADCの初段の積分器44を構成している。
[0059]
 積分器44には、基準入力ノードに相当するノードN41、N42を介して、第1実施形態と同様の基準電圧VREFP、VREFMが供給されている。また、積分器44には、信号入力端子に相当する端子P41、P42を介して入力電圧VINP、VINMが入力されている。なお、この場合、入力電圧VINP、VINMが例えば5Vレンジであるのに対し、内部回路は全て3Vで動作するようになっている。そのため、積分器44は、5Vから3Vへと降圧させるレベルシフトを行うレベルシフト回路を備えている。
[0060]
 OPアンプ43の反転入力端子と非反転出力端子との間にはスイッチS41およびキャパシタCf41の直列回路が接続されており、OPアンプ43の非反転入力端子と反転出力端子との間にはスイッチS42およびキャパシタCf42の直列回路が接続されている。キャパシタCf41、Cf42は、積分容量として機能する。OPアンプ43は、その非反転出力端子、反転出力端子からそれぞれ差動電圧VOP、VOMを出力する。差動電圧VOP、VOPは、積分器44による積分結果を表す電圧となる。
[0061]
 スイッチトキャパシタ回路42は、キャパシタCs41、Cs42、Cd41、Cd42、Cl41、Cl42およびスイッチS43~S54を備えている。差動構成において対をなすキャパシタCs41、Cs42は、Cs1、Cs2と同様、入力電圧VINP、VINMを充電するためのものであり、入力キャパシタに相当する。キャパシタCs41、Cs42は、同じ容量値Csになっている。
[0062]
 キャパシタCs41の一端は、スイッチS43を介して端子P41に接続されているとともに、スイッチS44を介して端子P42に接続されている。キャパシタCs42の一端は、スイッチS45を介して端子P41に接続されているとともに、スイッチS46を介して端子P42に接続されている。キャパシタCs41、Cs42の各他端は、それぞれOPアンプ43の反転入力端子、非反転入力端子に接続されている。
[0063]
 差動構成において対をなすキャパシタCd41、Cd42は、基準電圧VREFP、VREFMを充電するためのものであり、基準キャパシタに相当する。キャパシタCd41、Cd42は、同じ容量値Cdになっている。なお、容量値Cdは、電池監視ICの仕様などに応じて予め定められた所定の値となっている。また、以下では、キャパシタCd41、Cd42について、それらを区別する必要がない場合にはキャパシタCdと総称することとする。
[0064]
 キャパシタCd41の一端は、スイッチS47を介してノードN41に接続されているとともに、スイッチS48を介してノードN42に接続されている。キャパシタCd42の一端は、スイッチS49を介してノードN41に接続されているとともに、スイッチS50を介してノードN42に接続されている。キャパシタCd41、Cd42の各他端は、それぞれOPアンプ43の反転入力端子、非反転入力端子に接続されている。
[0065]
 差動構成において対をなすキャパシタCl41、Cl42は、基準電圧VREFP、VREFMを充電するためのものであり、基準キャパシタに相当する。キャパシタCl41、Cl42は、同じ容量値Clになっている。なお、容量値Clは、電池監視ICの仕様などに応じて予め定められた所定の値となっている。また、以下では、キャパシタCl41、Cl42について、それらを区別する必要がない場合にはキャパシタClと総称することとする。
[0066]
 キャパシタCl41の一端は、スイッチS51を介してノードN41に接続されているとともに、スイッチS52を介してノードN42に接続されている。キャパシタCl42の一端は、スイッチS53を介してノードN41に接続されているとともに、スイッチS54を介してノードN42に接続されている。キャパシタCl41、Cl42の各他端は、それぞれOPアンプ43の反転入力端子、非反転入力端子に接続されている。上記したように、スイッチトキャパシタ回路42は、スイッチトキャパシタ回路2と同様、入力キャパシタに相当するキャパシタCsと、基準キャパシタに相当するキャパシタCd、Clと、が互いに独立して設けられた分離型の構成となっている。
[0067]
 スイッチS41~S54のオンオフは制御回路45により制御される。スイッチS43、S46のオンオフは、第2実施形態のスイッチトキャパシタ回路2における第1スイッチと同様、図5に示した信号Φ1により制御される。また、スイッチS44、S45のオンオフは、第2実施形態のスイッチトキャパシタ回路2における第2スイッチと同様、図5に示した信号Φ2により制御される。
[0068]
 スイッチS47~S50は、ΔΣ型ADCにおける1ビットのDACを構成している。スイッチS47~S50は、第2実施形態におけるスイッチS11~S14と同様、サンプル期間およびホールド期間の双方において、DAC値に応じてオンオフされる。スイッチS51~S54は、積分器44におけるレベルシフト回路を構成している。スイッチS51~S54は、DACを構成するスイッチS47~S50と同様のタイミングで、そのオンオフが制御される。
[0069]
 ただし、スイッチS51~S54は、スイッチS47~S50と異なり、レベルシフトする方向に応じて常時同じ制御となる。例えば、負方向にレベルシフトする場合、信号Φ1がハイレベルとなるサンプル期間、スイッチS51、S54がオフされるとともにスイッチS52、S53がオンされる。また、この場合、信号Φ2がハイレベルとなるホールド期間、スイッチS51、S54がオンされるとともにスイッチS52、S53がオフされる。
[0070]
 このようにスイッチS47~S54のオンオフが制御されることから、スイッチトキャパシタ回路42は、サンプル動作およびホールド動作の双方において充放電電荷が発生する構成となっている。すなわち、キャパシタCdおよびキャパシタClの充電電流は、いずれも、図5に示した第2実施形態のキャパシタCrの充電電流と同様、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0071]
 制御回路45は、第2実施形態の制御回路21と同様に、電荷供給回路5のスイッチS15~S22のオンオフを制御する。つまり、この場合、変動抑制回路41は、スイッチトキャパシタ回路42に対し、倍速で動作するようになっている。このようにスイッチS15~S22のオンオフが制御されることから、電荷供給回路5は、スイッチトキャパシタ回路42のサンプル動作時およびホールド動作時に相殺電荷の供給を行うようになっている。すなわち、キャパシタCpの放電電流は、図5に示した第2実施形態のキャパシタCpの放電電流と同様、サンプル期間の開始直後およびホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0072]
 また、この場合も、電荷供給回路5は、スイッチトキャパシタ回路42で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、キャパシタCdおよびキャパシタClの充電電流の変化のタイミングと、キャパシタCpの放電電流の変化のタイミングとは、第2実施形態と同様に一致しており、キャパシタCdおよびキャパシタClの充電動作とキャパシタCpの放電動作とが同相化されている。
[0073]
 以上説明した本実施形態の変動抑制回路41によれば、レベルシフト回路の一部を構成するスイッチトキャパシタ回路42に供給される基準電圧VREFの変動を抑制することができる。この場合、スイッチトキャパシタ回路42において、DAC側のキャパシタCdおよびレベルシフト回路側のキャパシタClのそれぞれで電荷を消費する構成となっている。
[0074]
 また、この場合、スイッチトキャパシタ回路42において、DAC、つまりスイッチS47~S50の動作タイミングと、レベルシフト回路、つまりスイッチS51~S54の動作タイミングと、は同じとなっている。そのため、変動抑制回路41の電荷供給回路5において、DACでの充放電電荷およびレベルシフト回路での充放電電荷の合計の電荷量と同等の相殺電荷をノードN41、N42に対して供給できるように、容量値Cpおよび差動電圧VREPP、VREPMの各電圧値を設定すれば、基準電圧VREFの変動を精度良く抑制することができる。
[0075]
   (第5実施形態)
 以下、第5実施形態について図9を参照して説明する。
 図9に示すように、本実施形態の変動抑制回路51は、スイッチトキャパシタ回路52に供給される基準電圧VREFP、VREFMの変動を抑制するものであり、第1実施形態などの変動抑制回路1と同様の構成となっている。スイッチトキャパシタ回路52は、差動構成であり、差動出力形式のOPアンプ43などとともに、ΔΣ型ADCの初段の積分器53を構成している。
[0076]
 スイッチトキャパシタ回路52は、第4実施形態のスイッチトキャパシタ回路42に対し、電圧Vcmを用いる制御となっている点が異なる。そのため、スイッチトキャパシタ回路52は、スイッチトキャパシタ回路42に対し、以下のように若干構成が異なっている。すなわち、キャパシタCd41、Cd42の各一端には、それぞれスイッチS48、S50を介して、電圧Vcmが印加可能とされている。
[0077]
 この場合、スイッチS47に代えてスイッチS47p、S47mが設けられるとともに、スイッチS49に代えてスイッチS49p、S49mが設けられている。キャパシタCd41の一端は、スイッチS47pを介してノードN41に接続されているとともに、スイッチS47mを介してノードN42に接続されている。キャパシタCd42の一端は、スイッチS49pを介してノードN41に接続されているとともに、スイッチS49mを介してノードN42に接続されている。
[0078]
 キャパシタCl41、Cl42の各一端には、それぞれスイッチS52、S54を介して、電圧Vcmが印加可能とされている。この場合も、キャパシタCl41の一端は、スイッチS51を介してノードN41に接続されている。ただし、この場合、キャパシタCl42の一端は、スイッチS53を介してノードN42に接続されている。
[0079]
 スイッチS41~S54のオンオフは制御回路54により制御される。スイッチS43、S46、S48、S50、S52、S54のオンオフは、第1実施形態のスイッチトキャパシタ回路2における第1スイッチと同様、図2に示した信号Φ1により制御される。また、スイッチS44、S45、S51、S53のオンオフは、第2実施形態のスイッチトキャパシタ回路2における第2スイッチと同様、図5に示した信号Φ2により制御される。さらに、スイッチS47p、S47m、S49p、S49mは、第1実施形態のスイッチS11~S14と同様、サンプル期間には常時オフされるとともに、ホールド期間にはDACに入力されるデジタル値であるDAC値に応じてオンオフされる。なお、この場合、レベルシフト回路は、負方向にレベルシフトするようになっている。
[0080]
 このようにスイッチS47p~S54のオンオフが制御されることから、スイッチトキャパシタ回路52は、ホールド動作において充放電電荷が発生する構成となっている。すなわち、キャパシタCdおよびキャパシタClの充電電流は、いずれも、図2に示した第1実施形態のキャパシタCrの充電電流と同様、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0081]
 制御回路54は、第1実施形態の制御回路11と同様に、電荷供給回路5のスイッチS15~S22のオンオフを制御する。このようにスイッチS15~S22のオンオフが制御されることから、電荷供給回路5は、スイッチトキャパシタ回路52のホールド動作時に相殺電荷の供給を行うようになっている。すなわち、キャパシタCpの放電電流は、図2に示した第1実施形態のキャパシタCpの放電電流と同様、ホールド期間の開始直後において比較的大きな値を示し、その後はゼロに収束する。
[0082]
 また、この場合も、電荷供給回路5は、スイッチトキャパシタ回路52で充放電電荷が生じるタイミングと同じタイミングで相殺電荷の供給を行うことになる。そのため、キャパシタCdおよびキャパシタClの充電電流の変化のタイミングと、キャパシタCpの放電電流の変化のタイミングとは、第1実施形態と同様に一致しており、キャパシタCdおよびキャパシタClの充電動作とキャパシタCpの放電動作とが同相化されている。
[0083]
 以上説明した本実施形態の変動抑制回路51によれば、第4実施形態と同様、レベルシフト回路の一部を構成するスイッチトキャパシタ回路52に供給される基準電圧VREFの変動を抑制することができる。この場合、第4実施形態と同様、スイッチトキャパシタ回路52において、DAC側のキャパシタCdおよびレベルシフト回路側のキャパシタClのそれぞれで電荷を消費する構成となっている。
[0084]
 また、この場合、第4実施形態と同様、スイッチトキャパシタ回路52において、DAC、つまりスイッチS47p~S50の動作タイミングと、レベルシフト回路、つまりスイッチS51~S54の動作タイミングと、は同じとなっている。そのため、変動抑制回路51の電荷供給回路5において、DACでの充放電電荷およびレベルシフト回路での充放電電荷の合計の電荷量と同等の相殺電荷をノードN41、N42に対して供給できるように、容量値Cpおよび差動電圧VREPP、VREPMの各電圧値を設定すれば、基準電圧VREFの変動を精度良く抑制することができる。
[0085]
   (その他の実施形態)
 なお、本開示は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
 上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
 上記各実施形態の変動抑制回路は、ΔΣ型ADCの一部を構成するスイッチトキャパシタ回路を対象としていたが、本開示の変動抑制回路は、差動構成であり且つ分離型の構成のスイッチトキャパシタ回路全般を対象とすることができる。
 電荷供給回路5は、図1、図4、図6、図8、図9に示した構成に限らずともよく、その具体的な構成は適宜変更することができる。
[0086]
 上記各実施形態の変動抑制回路は、1つのスイッチトキャパシタ回路に供給される基準電圧の変動を抑制する用途に適用された構成であったが、本開示の変動抑制回路は、複数のスイッチトキャパシタ回路に供給される基準電圧の変動を抑制する用途に適用することも可能である。すなわち、基準電圧を使用するスイッチトキャパシタ回路が複数存在する場合、それら複数のスイッチトキャパシタ回路が同じタイミングで動作するのであれば、複数のスイッチトキャパシタ回路での充放電電荷のトータルの電荷と同等の相殺電荷を供給する電荷供給回路を設ければよい。また、この場合、それら複数のスイッチトキャパシタ回路が異なるタイミングで動作するのであれば、複数のスイッチトキャパシタ回路のそれぞれでの充放電電荷と同等の相殺電荷を供給する複数の電荷供給回路を設ければよい。
[0087]
 本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

請求の範囲

[請求項1]
 差動構成のスイッチトキャパシタ回路(2、42、52)に供給される基準電圧の変動を抑制する変動抑制回路であって、
 前記スイッチトキャパシタ回路は、入力電圧を充電するための入力キャパシタ(Cs1、Cs2)と、前記基準電圧を充電するための基準キャパシタ(Cr1、Cr2、Cd41、Cd42、Cl41、Cl42)と、が互いに独立して設けられた構成であり、
 前記スイッチトキャパシタ回路で発生する充放電電荷を相殺するための相殺電荷を所定の相殺用電圧を用いて生成し、前記スイッチトキャパシタ回路において前記基準電圧が供給される2つの基準入力ノード(N1、N2、N41、N42)に前記相殺電荷を供給する電荷供給回路(5)を備える変動抑制回路。
[請求項2]
 前記電荷供給回路は、前記スイッチトキャパシタ回路で充放電電荷が生じるタイミングと同じタイミングで前記相殺電荷の供給を行う請求項1に記載の変動抑制回路。
[請求項3]
 前記電荷供給回路は、電圧値が一定である前記相殺用電圧を用いて前記相殺電荷を生成する請求項1または2に記載の変動抑制回路。
[請求項4]
 前記電荷供給回路は、差動構成であり、
 その差動構成において対をなす2つの相殺キャパシタ(Cp1、Cp2)と、
 前記2つの相殺キャパシタの一方と前記2つの基準入力ノードの一方との間を開閉する第1相殺スイッチ(S15)と、
 前記2つの相殺キャパシタの他方と前記2つの基準入力ノードの他方との間を開閉する第2相殺スイッチ(S16)と、
 を備える請求項1から3のいずれか一項に記載の変動抑制回路。
[請求項5]
 前記電荷供給回路は、前記相殺用電圧を用いて前記2つの相殺キャパシタの充電および放電を行うスイッチ回路(7)を備え、
 前記スイッチ回路は、前記相殺用電圧が与えられる2つの相殺用ノード(N3、N4)の一方と前記2つの相殺キャパシタとの間をそれぞれ開閉する2つのスイッチ(S19、S21)と、前記2つの相殺用ノードの他方と前記2つの相殺キャパシタとの間をそれぞれ開閉する2つのスイッチ(S20、S22)と、を備える請求項4に記載の変動抑制回路。
[請求項6]
 前記スイッチトキャパシタ回路(2、52)は、前記入力キャパシタを充電するサンプル動作と、前記サンプル動作により前記入力キャパシタに蓄積された電荷を保持するホールド動作と、を実行するともに、前記ホールド動作において前記充放電電荷が発生する構成であり、
 前記電荷供給回路は、前記ホールド動作時に前記相殺電荷の供給を行う請求項1から5のいずれか一項に記載の変動抑制回路。
[請求項7]
 前記スイッチトキャパシタ回路(2、42)は、前記入力キャパシタを充電するサンプル動作と、サンプル動作により前記入力キャパシタに蓄積された電荷を保持するホールド動作と、を実行するとともに、前記サンプル動作および前記ホールド動作の双方において前記充放電電荷が発生する構成であり、
 前記電荷供給回路は、前記サンプル動作時および前記ホールド動作時に前記相殺電荷の供給を行う請求項1から5のいずれか一項に記載の変動抑制回路。
[請求項8]
 前記電荷供給回路を2つ備え、
 2つの前記電荷供給回路のうちの一方を第1電荷供給回路(5a)とし、2つの前記電荷供給回路のうちの他方を第2電荷供給回路(5b)とすると、
 前記第1電荷供給回路(5a)は、前記サンプル動作時に前記相殺電荷の供給を行い、
 前記第2電荷供給回路(5b)は、前記ホールド動作時に前記相殺電荷の供給を行う請求項7に記載の変動抑制回路。
[請求項9]
 A/D変換器の一部を構成する前記スイッチトキャパシタ回路(2、42、52)に供給される前記基準電圧の変動を抑制する請求項1から8のいずれか一項に記載の変動抑制回路。
[請求項10]
 レベルシフト回路の一部を構成する前記スイッチトキャパシタ回路(42、52)に供給される前記基準電圧の変動を抑制する請求項1から9のいずれか一項に記載の変動抑制回路。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]