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1. WO2020110558 - VARIATION SUPPRESSING CIRCUIT

Publication Number WO/2020/110558
Publication Date 04.06.2020
International Application No. PCT/JP2019/042361
International Filing Date 29.10.2019
IPC
H03M 3/02 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
3Conversion of analogue values to or from differential modulation
02Delta modulation, i.e. one-bit differential modulation
H03H 19/00 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
19Networks using time-varying elements, e.g. N-path filters
H03M 1/12 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
1Analogue/digital conversion; Digital/analogue conversion
12Analogue/digital converters
CPC
H03H 19/00
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
19Networks using time-varying elements, e.g. N-path filters
H03M 1/12
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
1Analogue/digital conversion; Digital/analogue conversion
12Analogue/digital converters
H03M 3/02
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING; DECODING; CODE CONVERSION IN GENERAL
3Conversion of analogue values to or from differential modulation
02Delta modulation, i.e. one-bit differential modulation
Applicants
  • 株式会社デンソー DENSO CORPORATION [JP]/[JP]
Inventors
  • 本多 一隆 HONDA, Kazutaka
Agents
  • 特許業務法人 サトー国際特許事務所 SATO INTERNATIONAL PATENT FIRM
Priority Data
2018-22356029.11.2018JP
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) VARIATION SUPPRESSING CIRCUIT
(FR) CIRCUIT DE SUPPRESSION DE VARIATION
(JA) 変動抑制回路
Abstract
(EN)
This variation suppressing circuit suppresses variations in a reference voltage supplied to a switched capacitor circuit (2, 42, 52) of a differential configuration. The switched capacitor circuit has a configuration in which an input capacitor (Cs1, Cs2) to be charged with an input voltage and a reference capacitor (Cr1, Cr2, Cd41, Cd42, Cl41, Cl42) to be charged with the reference voltage are mutually independently provided. The switched capacitor circuit is provided with a charge supply circuit (5) which generates, using a predetermined cancelling voltage, a cancelling charge for cancelling charging/discharging electric charges generated in the switched capacitor circuit, and supplies the cancelling charge to two reference input nodes (N1, N2, N41, N42) to which the reference voltage is supplied in the switched capacitor circuit.
(FR)
Ce circuit de suppression de variations supprime les variations d'une tension de référence fournie à un circuit à condensateur commuté (2, 42, 52) d'une configuration différentielle. Le circuit de condensateur commuté possède une configuration dans laquelle un condensateur d'entrée (Cs1, Cs2) devant être chargé avec une tension d'entrée et un condensateur de référence (Cr1, Cr2, Cd41, Cd42, Cl41, Cl42) devant être chargé avec la tension de référence sont fournis indépendamment l'un de l'autre. Le circuit de condensateur commuté est pourvu d'un circuit d'alimentation en charge (5) qui génère, à l'aide d'une tension d'annulation prédéterminée, une charge d'annulation pour annuler les charges électriques de charge/décharge générées dans le circuit de condensateur commuté, et fournit la charge d'annulation à deux nœuds d'entrée de référence (N1, N2, N41, N42) auxquels la tension de référence est fournie dans le circuit de condensateur commuté.
(JA)
変動抑制回路は、差動構成のスイッチトキャパシタ回路(2、42、52)に供給される基準電圧の変動を抑制する。前記スイッチトキャパシタ回路は、入力電圧を充電するための入力キャパシタ(Cs1、Cs2)と、前記基準電圧を充電するための基準キャパシタ(Cr1、Cr2、Cd41、Cd42、Cl41、Cl42)と、が互いに独立して設けられた構成であり、前記スイッチトキャパシタ回路で発生する充放電電荷を相殺するための相殺電荷を所定の相殺用電圧を用いて生成し、前記スイッチトキャパシタ回路において前記基準電圧が供給される2つの基準入力ノード(N1、N2、N41、N42)に前記相殺電荷を供給する電荷供給回路(5)を備える。
Also published as
Latest bibliographic data on file with the International Bureau