Processing

Please wait...

Settings

Settings

Goto Application

1. WO2020110195 - COUPLING LOOP CIRCUIT, NOISE FILTER CIRCUIT, AND CIRCUIT GENERATION METHOD

Document

明 細 書

発明の名称 結合ループ回路、ノイズフィルタ回路及び回路生成方法

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006  

発明の効果

0007  

図面の簡単な説明

0008  

発明を実施するための形態

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048  

産業上の利用可能性

0049  

符号の説明

0050  

請求の範囲

1   2   3   4   5   6   7  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24  

明 細 書

発明の名称 : 結合ループ回路、ノイズフィルタ回路及び回路生成方法

技術分野

[0001]
 この発明は、複数の導体を備える結合ループ回路及びノイズフィルタ回路とに関するものである。
 また、この発明は、導体線路を基板に配線する回路生成方法に関するものである。

背景技術

[0002]
 以下の特許文献1には、広い周波数帯域で高いアイソレーションを確保している回路モジュールが開示されている。
 特許文献1に開示されている回路モジュールは、第1素子に接続する第1接続ラインと、第2素子に接続する第2接続ラインと、第1接続ラインと第2接続ラインとの接続点を、バイパスコンデンサを介して、グランドへ接続する接地ラインとを備えている。
 また、第1接続ラインには、第1インダクタが直列に接続され、第2接続ラインには、第2インダクタが直列に接続されている。
 第1インダクタと第2インダクタとは、互いに電磁界結合するように配置されており、電磁界結合による相互インダクタンスが、バイパスコンデンサに寄生しているインダクタンス(以下、「寄生インダクタンス」と称する)を相殺している。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2013-077663号公報

発明の概要

発明が解決しようとする課題

[0004]
 特許文献1に開示されている回路モジュールは、第1インダクタと第2インダクタとが、基板内の互いに異なる層に積層されており、第1インダクタと第2インダクタとが空間的に重なっている。第1インダクタと第2インダクタとの間の空間的な重なりに位置ずれがなければ、寄生インダクタンスは、電磁界結合による相互インダクタンスによって相殺される。
 しかし、第1インダクタと第2インダクタとの間の空間的な重なりに位置ずれが生じている場合、寄生インダクタンスが、電磁界結合による相互インダクタンスによって相殺されないという課題があった。
[0005]
 この発明は上記のような課題を解決するためになされたもので、第1から第4の導体によって形成される第1のループ領域と、第5から第8の導体によって形成される第2のループ領域との間の空間的な重なりに位置ずれが生じていても、寄生インダクタンスをキャンセルすることができる結合ループ回路及びノイズフィルタ回路を得ることを目的とする。
 また、この発明は、第1のループ領域と第2のループ領域との間の空間的な重なりに位置ずれが生じていても、寄生インダクタンスをキャンセルできる回路を生成する回路生成方法を得ることを目的とする。

課題を解決するための手段

[0006]
 この発明に係る結合ループ回路は、第1のループ領域を形成するためにループ状に配線されている第1から第4の導体と、第2のループ領域を形成するためにループ状に配線されている第5から第8の導体とを備え、第1の導体の一端と第2の導体の一端とが接続され、第2の導体の他端と第3の導体の一端とが接続され、第3の導体の他端と第4の導体の一端とが接続され、第4の導体の他端と第5の導体の一端とが接続され、第5の導体の他端と第6の導体の一端とが接続され、第6の導体の他端と第7の導体の一端とが接続され、第7の導体の他端と第8の導体の一端とが接続され、第6の導体は、第2の導体と立体交差され、第8の導体は、第2の導体及び第4の導体のそれぞれと立体交差されており、第1のループ領域と第2のループ領域とが空間的に重なっており、第1のループ領域と第2のループ領域との重なり領域が、第2の導体、第4の導体、第6の導体及び第8の導体によって形成されているものである。

発明の効果

[0007]
 この発明によれば、第6の導体が、第2の導体と立体交差され、第8の導体が、第2の導体及び第4の導体のそれぞれと立体交差されており、第1のループ領域と第2のループ領域とが空間的に重なっており、第1のループ領域と第2のループ領域との重なり領域が、第2の導体、第4の導体、第6の導体及び第8の導体によって形成されているように、結合ループ回路を構成した。したがって、この発明に係る結合ループ回路は、第1のループ領域と第2のループ領域との間の空間的な重なりに位置ずれが生じていても、寄生インダクタンスをキャンセルすることができる。

図面の簡単な説明

[0008]
[図1] 実施の形態1に係るノイズフィルタ回路を示す構成図である。
[図2] 実施の形態1に係るノイズフィルタ回路が形成される基板1における第1の平面1aを示す平面図である。
[図3] 実施の形態1に係るノイズフィルタ回路が形成される基板1における第2の平面1bを示す平面図である。
[図4] 図4Aは、実施の形態1に係る結合ループ回路10を示す構成図、図4Bは、第1の導体11と、第2の導体12と、第3の導体13と、第4の導体14とによって形成されている第1のループ領域61を示す説明図、図4Cは、第5の導体15と、第6の導体16と、第7の導体17と、第8の導体18とによって形成されている第2のループ領域62を示す説明図、図4Dは、第1のループ領域61と第2のループ領域62との空間的な重なり領域63を示す説明図である。
[図5] 実施の形態1に係る結合ループ回路10における複数の導体のうち、基板1における第1の平面1aに形成される導体を示す説明図である。
[図6] 実施の形態1に係る結合ループ回路10における複数の導体のうち、基板1における第2の平面1bに形成される導体を示す説明図である。
[図7] 図1に示すノイズフィルタ回路を示す回路図である。
[図8] 図7に示すノイズフィルタ回路を等価回路変換した回路図である。
[図9] 第1のループ領域61と第2のループ領域62との空間的な重なり領域63の大きさB を示す説明図である。
[図10] 第1のループ領域61の位置及び第2のループ領域62の位置を示す説明図である。
[図11] 実施の形態1に係るノイズフィルタ回路が形成される基板1を示す側面図である。
[図12] 実施の形態1に係る回路生成方法を示すフローチャートである。
[図13] 図13Aは、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向(図中、右方向)にずれてしまっている状態を示す説明図、図13Bは、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向(図中、下方向)にずれてしまっている状態を示す説明図、図13Cは、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向(図中、右上方向)にずれてしまっている状態を示す説明図である。
[図14] 特許文献1に開示されている回路モジュールにおいて、第1インダクタと第2インダクタとの間の空間的な重なりに位置ずれが有る場合と、重なりに位置ずれが無い場合との高周波信号の透過特性のシミュレーション結果を示す説明図である。
[図15] 図1に示すノイズフィルタ回路において、第1の平面1a又は第2の平面1bにおけるそれぞれの導体の位置が所望の位置からずれている場合と、所望の位置からずれていない場合との高周波信号の透過特性のシミュレーション結果を示す説明図である。
[図16] 高周波信号の透過特性のシミュレーション条件として、同一の平面に配置されるそれぞれの導体の間の間隔等を示す説明図である。
[図17] 実施の形態1に係る他のノイズフィルタ回路を示す構成図である。
[図18] 実施の形態1に係る他のノイズフィルタ回路が形成される基板1における第1の平面1aを示す平面図である。
[図19] 実施の形態1に係る他のノイズフィルタ回路が形成される基板1における第2の平面1bを示す平面図である。
[図20] 実施の形態2に係るノイズフィルタ回路を示す構成図である。
[図21] 実施の形態2に係るノイズフィルタ回路が形成される基板1における第1の平面1aを示す平面図である。
[図22] 実施の形態2に係るノイズフィルタ回路が形成される基板1における第2の平面1bを示す平面図である。
[図23] 図20に示すノイズフィルタ回路を示す回路図である。
[図24] 図23に示すノイズフィルタ回路を等価回路変換した回路図である。

発明を実施するための形態

[0009]
 以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
[0010]
実施の形態1.
 図1は、実施の形態1に係るノイズフィルタ回路を示す構成図である。
 図2は、実施の形態1に係るノイズフィルタ回路が形成される基板1における第1の平面1aを示す平面図であり、図3は、実施の形態1に係るノイズフィルタ回路が形成される基板1における第2の平面1bを示す平面図である。
 図4Aは、実施の形態1に係る結合ループ回路10を示す構成図である。
 図4Bは、第1の導体11と、第2の導体12と、第3の導体13と、第4の導体14とによって形成されている第1のループ領域61を示す説明図である。
 図4Cは、第5の導体15と、第6の導体16と、第7の導体17と、第8の導体18とによって形成されている第2のループ領域62を示す説明図である。
 図4Dは、第1のループ領域61と第2のループ領域62との空間的な重なり領域63を示す説明図である。
 図5は、実施の形態1に係る結合ループ回路10における複数の導体のうち、基板1における第1の平面1aに形成される導体を示す説明図である。
 図6は、実施の形態1に係る結合ループ回路10における複数の導体のうち、基板1における第2の平面1bに形成される導体を示す説明図である。
[0011]
 図1は、基板1における第2の平面1bを見たときに、第1の平面1aに形成されている導体等が見えているものとして表記している。
 図1は、ノイズフィルタ回路の構成を示す図面であって、ノイズフィルタ回路に含まれるそれぞれの導体の長さ及び幅を正確に表している図面ではないため、それぞれの導体の長さ及び幅は、図4に記載されているそれぞれの導体の長さ及び幅と若干相違している。
[0012]
 図1から図6において、基板1は、第1の平面1aと第2の平面1bとを有している。
 第1の平面1aは、基板1の裏面であり、第2の平面1bは、基板1の表面である。
 しかし、これは一例に過ぎず、第1の平面1aが基板1の表面であり、第2の平面1bが基板1の裏面であってもよい。
 入出力端子2は、高周波信号を入出力するための端子である。図1では、入出力端子2をPort(1)と表記している。
 入出力端子3は、高周波信号を入出力するための端子である。図1では、入出力端子3をPort(2)と表記している。
 図1に示すノイズフィルタ回路では、例えば、入出力端子2が高周波信号を入力するための端子として用いられ、入出力端子3が高周波信号を出力するための端子として用いられる。
[0013]
 図1に示すノイズフィルタ回路は、結合ループ回路10を備えており、結合ループ回路10は、第1の導体線路及び第2の導体線路を備えている。
 第1の導体線路は、第1の導体11と、第2の導体12と、第3の導体13と、第4の導体14とを含んでいる。第1の導体11と、第2の導体12と、第3の導体13と、第4の導体14とは、ループ状に配線されており、第1のループ領域61を形成している。第1のループ領域61は、図4Bにおいて、斜線が施されている領域である。
 第2の導体線路は、第5の導体15と、第6の導体16と、第7の導体17と、第8の導体18とを含んでいる。第5の導体15と、第6の導体16と、第7の導体17と、第8の導体18とは、ループ状に配線されており、第2のループ領域62を形成している。第2のループ領域62は、図4Cにおいて、斜線が施されている領域である。
 第1のループ領域61と第2のループ領域62とは、空間的に重なっている。
 第1のループ領域61と第2のループ領域62との空間的な重なり領域63は、図4Dにおいて、斜線が施されている領域である。
[0014]
 第1の導体11は、第1の平面1aに配置されている。第1の導体11の一端は、ビア22を介して第2の導体12の一端と接続され、第1の導体11の他端は、ビア21を介して入出力端子2と接続されている。
 第2の導体12は、第2の平面1bに配置されている。第2の導体12の一端は、ビア22を介して第1の導体11の一端と接続され、第2の導体12の他端は、ビア23を介して第3の導体13の一端と接続されている。
 第3の導体13は、第1の平面1aに配置されている。第3の導体13の一端は、ビア23を介して第2の導体12の他端と接続され、第3の導体13の他端は、ビア24を介して第4の導体14の一端と接続されている。
 第4の導体14は、第2の平面1bに配置されている。第4の導体14の一端は、ビア24を介して第3の導体13の他端と接続され、第4の導体14の他端は、ビア25を介して導体26の一端と接続されている。
[0015]
 第5の導体15は、第2の平面1bに配置されている。第5の導体15の一端は、ビア27を介して導体26の他端と接続され、第5の導体15の他端は、ビア28を介して第6の導体16の一端と接続されている。
 第6の導体16は、第1の平面1aに配置されている。第6の導体16の一端は、ビア28を介して第5の導体15の他端と接続され、第6の導体16の他端は、ビア29を介して第7の導体17の一端と接続されている。
 第6の導体16は、第2の導体12と立体交差するように配置されている。
 第7の導体17は、第2の平面1bに配置されている。第7の導体17の一端は、ビア29を介して第6の導体16の他端と接続され、第7の導体17の他端は、ビア30を介して第8の導体18の一端と接続されている。
 第8の導体18は、第1の平面1aに配置されている。第8の導体18の一端は、ビア30を介して第7の導体17の他端と接続され、第8の導体18の他端は、ビア31を介して入出力端子3と接続されている。
 第8の導体18は、第2の導体12及び第4の導体14のそれぞれと立体交差するように配置されている。
[0016]
 ビア21は、入出力端子2と第1の導体11の他端とを電気的に接続するために、基板1に挿入されている。
 ビア22は、第1の導体11の一端と第2の導体12の一端とを電気的に接続するために、基板1に挿入されている。
 ビア23は、第2の導体12の他端と第3の導体13の一端とを電気的に接続するために、基板1に挿入されている。
 ビア24は、第3の導体13の他端と第4の導体14の一端とを電気的に接続するために、基板1に挿入されている。
[0017]
 ビア25は、第4の導体14の他端と導体26の一端とを電気的に接続するために、基板1に挿入されている。
 導体26は、第1の平面1aに配置されている。導体26の一端は、ビア25を介して第4の導体14の他端と接続され、導体26の他端は、ビア27を介して第5の導体15の一端と接続されている。
 ビア27は、導体26の他端と第5の導体15の一端とを電気的に接続するために、基板1に挿入されている。ビア25、導体26及びビア27は、第1の導体線路と第2の導体線路との接続部である。
 図1から図3に示すノイズフィルタ回路では、導体26が第1の平面1aが配置されている。しかし、これに限るものではなく、導体26は、第2の平面1bに配置されていてもよい。
 導体26が第2の平面1bに配置されている場合、導体26の一端が第4の導体14の他端と接続され、導体26の他端が第5の導体15の一端と接続される。導体26が第2の平面1bに配置されている場合、ビア25,27は、不要である。
 例えば、第4の導体14の形状がL字型、又は、第5の導体15の形状がL字型であり、第4の導体14の他端と第5の導体15の一端とが直接接続される場合、導体26は、不要である。
[0018]
 ビア28は、第5の導体15の他端と第6の導体16の一端とを電気的に接続するために、基板1に挿入されている。
 ビア29は、第6の導体16の他端と第7の導体17の一端とを電気的に接続するために、基板1に挿入されている。
 ビア30は、第7の導体17の他端と第8の導体18の一端とを電気的に接続するために、基板1に挿入されている。
 ビア31は、第8の導体18の他端と入出力端子3とを電気的に接続するために、基板1に挿入されている。
 コンデンサ32は、第2の平面1bに配置されている。コンデンサ32の一端は、第1の導体線路と第2の導体線路との接続部であるビア27と接続され、コンデンサ32の他端は、ビア33を介してグランド34と接続されている。
 ビア33は、コンデンサ32の他端とグランド34とを電気的に接続するために、基板1に挿入されている。
 グランド34は、第1の平面1aに形成されている。
[0019]
 図7は、図1に示すノイズフィルタ回路を示す回路図である。
 図7において、41は、コンデンサ32のキャパシタンスCである。
 42は、コンデンサ32を含む接地経路の寄生インダクタンスL ESLであり、コンデンサ32に寄生しているインダクタンスと、基板1のインダクタンスとの総和である。
 43は、第1の導体線路のインダクタンスL 、44は、第2の導体線路のインダクタンスL である。
 45は、第1の導体線路と第2の導体線路との電磁界結合による相互インダクタンスMである。
 図8は、図7に示すノイズフィルタ回路を等価回路変換した回路図である。
[0020]
 次に、図1に示すノイズフィルタ回路の動作について説明する。
 図1に示すノイズフィルタ回路は、寄生インダクタンス42が0に近ければ、結合ループ回路10を備えていなくても、高周波ノイズを効率よく除去することができる。
 しかし、実際の寄生インダクタンス42は、0ではないため、図1に示すノイズフィルタ回路は、結合ループ回路10を備えることで、寄生インダクタンス42をキャンセルしている。
 具体的には、第1の導体線路と第2の導体線路との電磁界結合による相互インダクタンスMが、寄生インダクタンス42をキャンセルしている。
[0021]
 相互インダクタンスMは、第1の導体線路に電流が流れることで生じる磁束が、第2の導体線路と鎖交する量である鎖交量Φによって決定される。
 鎖交量Φは、第1の導体線路と第2の導体線路との空間的な重なり領域63の大きさB が大きい程、大きくなり、重なり領域63の大きさB が変化しなければ、一定である。
 したがって、相互インダクタンスMについても、重なり領域63の大きさB が変化しなければ、一定である。
[0022]
 図9は、第1のループ領域61と第2のループ領域62との空間的な重なり領域63の大きさB を示す説明図である。図9において、斜線が施されている領域が、空間的な重なり領域63を表している。
 重なり領域63の大きさB は、B =x ×y で表される。図9の例では、x =y である。しかし、これは一例に過ぎず、x ≠y であってもよい。
 図10は、第1のループ領域61の位置及び第2のループ領域62の位置を示す説明図である。
 図10において、X軸は、第2の導体12、第4の導体14、第5の導体15及び第7の導体17のそれぞれと平行である。Y軸は、第1の導体11、第3の導体13、第6の導体16及び第8の導体18のそれぞれと平行である。
 図11は、実施の形態1に係るノイズフィルタ回路が形成される基板1を示す側面図である。図11示す基板1は、厚みがhの基板である。
[0023]
 相互インダクタンスMは、以下の式(1)に示すように表される。




 式(1)において、i=1,2、j=1,2である。a は、重なり領域63のX軸方向の長さ、a は、重なり領域63のY軸方向の長さである。
 δx は、第2のループ領域62に対する第1のループ領域61の-X軸方向のでっぱり長さ、δx は、第2のループ領域62に対する第1のループ領域61の+X軸方向のでっぱり長さである。
 δy は、第1のループ領域61に対する第2のループ領域62の-Y軸方向のでっぱり長さ、δy は、第1のループ領域61に対する第2のループ領域62の+Y軸方向のでっぱり長さである。
 μは、第1のループ領域61と第2のループ領域62との間の透磁率である。
[0024]
 ここで、結合ループ回路10の回路生成方法は、図12に示すように、ステップST1~ST3で表され、ステップST1~ST3が実行されることで、結合ループ回路10が生成される。
 図12は、実施の形態1に係る回路生成方法を示すフローチャートである。
 以下、ステップST1~ST3の内容を具体的に説明する。
[0025]
ステップST1
 図12に示す回路生成方法では、基板1の第1の平面1aに、第1の導体線路に含まれる導体として、第1の導体11及び第3の導体13のそれぞれを配線し、第1の平面1aに、導体26を配線する。
 また、図12に示す回路生成方法では、第1の平面1aに、第2の導体線路に含まれる導体として、第6の導体16及び第8の導体18のそれぞれを配線する。
[0026]
ステップST2
 図12に示す回路生成方法では、基板1の第2の平面1bに、第1の導体線路に含まれる導体として、第2の導体12及び第4の導体14のそれぞれを配線する。
 また、図12に示す回路生成方法では、第2の平面1bに、第2の導体線路に含まれる導体として、第5の導体15及び第7の導体17のそれぞれを配線する。
[0027]
ステップST3
 図12に示す回路生成方法では、基板1に複数のビアを施すことで、第1の平面1aに配線されているそれぞれの導体と、第2の平面1bに配線されているそれぞれの導体等との接続を行う。
 具体的には、以下の通りである。
(a)基板1にビア21を施すことで、入出力端子2と第1の導体11の他端とを接続する。
(b)基板1にビア22を施すことで、第1の導体11の一端と第2の導体12の一端とを接続する。
(c)基板1にビア23を施すことで、第2の導体12の他端と第3の導体13の一端とを接続する。
(d)基板1にビア24を施すことで、第3の導体13の他端と第4の導体14の一端とを接続する。
(e)基板1にビア25を施すことで、第4の導体14の他端と導体26の一端とを接続する。
(f)基板1にビア27を施すことで、導体26の他端と第5の導体15の一端とを接続する。
(g)基板1にビア28を施すことで、第5の導体15の他端と第6の導体16の一端とを接続する。
(h)基板1にビア29を施すことで、第6の導体16の他端と第7の導体17の一端とを接続する。
(i)基板1にビア30を施すことで、第7の導体17の他端と第8の導体18の一端とを接続する。
(j)基板1にビア31を施すことで、第8の導体18の他端と入出力端子3とを接続する。
[0028]
 図12に示す回路生成方法では、ステップST1において、第1の導体11、第3の導体13、第6の導体16、第8の導体18及び導体26のそれぞれを第1の平面1aに配線する。その後、ステップST2において、第2の導体12、第4の導体14、第5の導体15及び第7の導体17のそれぞれを第2の平面1bに配線している。
 したがって、例えば、第1の平面1aに配線されたそれぞれの導体の位置が、例えば、設計された位置である所望の位置と一致しているとしても、第2の平面1bに配線されたそれぞれの導体の位置が、所望の位置からずれてしまっていることがある。
 第2の平面1bに配線されたそれぞれの導体の位置が、所望の位置からずれてしまっている場合、第1のループ領域61の位置は、所望の位置と一致している場合の第1のループ領域61の位置(以下、「第1のループ領域61の正位置」と称する)からずれてしまうことがある。また、第2の平面1bに配線されたそれぞれの導体の位置が、所望の位置からずれてしまっている場合、第2のループ領域62の位置は、所望の位置と一致している場合の第2のループ領域62の位置(以下、「第2のループ領域62の正位置」と称する)からずれてしまうことがある。
[0029]
 逆に、第2の平面1bに配線されたそれぞれの導体の位置が、所望の位置と一致しているとしても、第1の平面1aに配線されたそれぞれの導体の位置が、所望の位置からずれてしまっていることがある。
 第1の平面1aに配線されたそれぞれの導体の位置が、所望の位置からずれてしまっている場合、第1のループ領域61の位置は、第1のループ領域61の正位置からずれてしまうことがある。また、第1の平面1aに配線されたそれぞれの導体の位置が、所望の位置からずれてしまっている場合、第2のループ領域62の位置は、第2のループ領域62の正位置からずれてしまうことがある。
[0030]
 図13A~図13Cは、第1のループ領域61と第2のループ領域62との間の空間的な位置ずれの一例を示す説明図である。
 図13Aは、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向(図中、右方向)にずれてしまっている状態を示している。
 図13Bは、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向(図中、下方向)にずれてしまっている状態を示している。
 図13Cは、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向(図中、右上方向)にずれてしまっている状態を示している。
[0031]
 しかし、図12に示す回路生成方法では、ステップST1において、第6の導体16を第1の平面1aに配線する際、第6の導体16を第2の導体12と立体交差(以下、「第1の立体交差」と称する)させている。
 また、ステップST1において、第8の導体18を第1の平面1aに配線する際、第8の導体18を第2の導体12及び第4の導体14のそれぞれと立体交差(以下、「第2の立体交差」と称する)させている。
 したがって、第1のループ領域61が第2のループ領域62に対して、矢印が示す方向にずれてしまっても、第1及び第2の立体交差が実現される範囲でのずれであれば、重なり領域63の大きさB は、変動しない。
 図13A~図13Cに示す重なり領域63の大きさB =x ×y と、図9に示す重なり領域63の大きさB =x ×y とは、同じである。
 重なり領域63の大きさB が変動しなければ、第1の導体線路と第2の導体線路との電磁界結合による相互インダクタンスMは、変動しない。
[0032]
 第1の導体線路と第2の導体線路とが、電磁界結合を生じる位置に配置されている場合、電磁界結合による相互インダクタンスMは、図8に示すように、第1の導体線路のインダクタンスL 及び第2の導体線路のインダクタンスL のそれぞれに加わる。
 また、コンデンサ32を含む接地経路の寄生インダクタンス42は、寄生インダクタンスL ESLから相互インダクタンスMの2倍が減算される。
 したがって、相互インダクタンスMの2倍が寄生インダクタンスL ESLと一致するように、相互インダクタンスMが設計されていれば、寄生インダクタンスL ESLをキャンセルすることができる。
 図1に示すノイズフィルタ回路は、相互インダクタンスMの2倍が寄生インダクタンスL ESLと一致するような、第1の導体線路及び第2の導体線路を有している。
 第1の導体線路及び第2の導体線路は、相互インダクタンスMの2倍が寄生インダクタンスL ESLと一致するように、重なり領域63のX軸方向の長さα 、重なり領域63のY軸方向の長さα 、基板1の厚みh及び透磁率μのそれぞれが設計されている。
[0033]
 図14は、特許文献1に開示されている回路モジュールにおいて、第1インダクタと第2インダクタとの間の空間的な重なりに位置ずれが有る場合と、重なりに位置ずれが無い場合との高周波信号の透過特性のシミュレーション結果を示す説明図である。
 図15は、図1に示すノイズフィルタ回路において、第1の平面1a又は第2の平面1bにおけるそれぞれの導体の位置が所望の位置からずれている場合と、所望の位置からずれていない場合との高周波信号の透過特性のシミュレーション結果を示す説明図である。
 図14及び図15において、縦軸は、Sパラメータの1つであるS21のパラメータ、横軸は、回路モジュール又はノイズフィルタ回路に入力される高周波信号の周波数である。
 図16は、高周波信号の透過特性のシミュレーション条件として、同一の平面に配置されるそれぞれの導体の間の間隔等を示す説明図である。
 第2の導体12と、第4の導体14との間の間隔は、y =3.2mmである。
 第2の導体12と、第7の導体17との間の間隔は、1mmであり、第5の導体15と、第7の導体17との間の間隔は、y +5=8.2mmである。
 第6の導体16と、第8の導体18との間の間隔は、x =3.2mmである。
 第1の導体11と、第3の導体13との間の間隔は、x +5=8.2mmである。
[0034]
 特許文献1に開示されている回路モジュールでは、図14に示すように、第1インダクタと第2インダクタとの空間的な重なりに位置ずれが有る場合の高周波信号の透過特性が、空間的な重なりに位置ずれが無い場合の高周波信号の透過特性と異なっている。
 したがって、当該回路モジュールでは、第1インダクタと第2インダクタとの空間的な重なりに位置ずれが有る場合の相互インダクタンスと、空間的な重なりに位置ずれが無い場合の相互インダクタンスとは、異なる。
 図1に示すノイズフィルタ回路では、図15に示すように、第1の平面1a又は第2の平面1bにおけるそれぞれの導体の位置が所望の位置からずれている場合の高周波信号の透過特性と、所望の位置からずれていない場合の高周波信号の透過特性とがほぼ一致している。
 したがって、図1に示すノイズフィルタ回路では、それぞれの導体の位置が所望の位置からずれている場合の相互インダクタンスMと、それぞれの導体の位置が所望の位置からずれていない場合の相互インダクタンスMとは、ほぼ一致する。
[0035]
 以上の実施の形態1は、第6の導体16が、第2の導体12と立体交差され、第8の導体18が、第2の導体12及び第4の導体14のそれぞれと立体交差され、第1のループ領域61と第2のループ領域62とが空間的に重なっており、第1のループ領域61と第2のループ領域62との重なり領域63が、第2の導体12、第4の導体14、第6の導体16及び第8の導体18によって形成されているように、結合ループ回路10を構成した。したがって、結合ループ回路10は、第1のループ領域61と第2のループ領域62との間の空間的な重なりに位置ずれが生じていても、コンデンサ32を含む接地経路の寄生インダクタンスL ESLをキャンセルすることができる。
[0036]
 図4に示す結合ループ回路10では、第1のループ領域61の形状が長方形であり、第2のループ領域62の形状が長方形である。
 しかし、これは一例に過ぎず、例えば、第1のループ領域61の形状が平行四辺形であり、第2のループ領域62の形状が平行四辺形であってもよい。
 ただし、第1のループ領域61の形状及び第2のループ領域62の形状のそれぞれが平行四辺形である場合でも、第3の導体13、第6の導体16及び第8の導体18のそれぞれが第1の導体11と平行に配置されている。また、第4の導体14、第5の導体15及び第7の導体17のそれぞれが第2の導体12と平行に配置されている。
 また、第6の導体16が、第2の導体12と立体交差しており、第8の導体18が、第2の導体12及び第4の導体14のそれぞれと立体交差している。
[0037]
 図1から図3に示すノイズフィルタ回路に含まれる結合ループ回路10では、第1の導体線路及び第2の導体線路のそれぞれが、第1の平面1aに配置されている導体と、第2の平面1bに配置されている導体とを有している。
 具体的には、第1の導体11、第3の導体13、第6の導体16及び第8の導体18のそれぞれが第1の平面1aに配置され、第2の導体12、第4の導体14、第5の導体15及び第7の導体17のそれぞれが第2の平面1bに配置されている。
 しかし、これは一例に過ぎず、第1の導体線路が、第1の平面1aに配置されている導体のみを有し、第2の導体線路が、第2の平面1bに配置されている導体のみを有している結合ループ回路10であってもよい。
 具体的には、図17から図19に示すように、第1の導体11、第2の導体12、第3の導体13及び第4の導体14のそれぞれが第1の平面1aに配置され、第5の導体15、第6の導体16、第7の導体17及び第8の導体18のそれぞれが第2の平面1bに配置されている結合ループ回路10であってもよい。なお、導体26は、第2の平面1bに配置されており、ビア21~25、28~30は、不要である。
 図17は、実施の形態1に係る他のノイズフィルタ回路を示す構成図である。
 図18は、実施の形態1に係る他のノイズフィルタ回路が形成される基板1における第1の平面1aを示す平面図であり、図19は、実施の形態1に係る他のノイズフィルタ回路が形成される基板1における第2の平面1bを示す平面図である。
 例えば、第4の導体14の形状がL字型であり、第4の導体14の他端が、ビア27と直接接続される場合、導体26は、不要である。
[0038]
 また、第1の導体線路が、第2の平面1bに配置されている導体のみを有し、第2の導体線路が、第1の平面1aに配置されている導体のみを有している結合ループ回路10であってもよい。
 具体的には、第1の導体11、第2の導体12、第3の導体13及び第4の導体14のそれぞれが第2の平面1bに配置され、第5の導体15、第6の導体16、第7の導体17及び第8の導体18のそれぞれが第1の平面1aに配置されている結合ループ回路10であってもよい。
[0039]
実施の形態2.
 実施の形態1のノイズフィルタ回路は、シングルエンド方式のノイズフィルタ回路である。
 実施の形態2では、差動方式のノイズフィルタ回路について説明する。
[0040]
 図20は、実施の形態2に係るノイズフィルタ回路を示す構成図である。
 図21は、実施の形態2に係るノイズフィルタ回路が形成される基板1における第1の平面1aを示す平面図であり、図22は、実施の形態2に係るノイズフィルタ回路が形成される基板1における第2の平面1bを示す平面図である。
 図20は、基板1における第2の平面1bを見たときに、第1の平面1aに形成されている導体等が見えているものとして表記している。
 図20から図22において、図1から図3と同一符号は同一又は相当部分を示すので説明を省略する。
[0041]
 図20に示すノイズフィルタ回路は、第1の結合ループ回路10a及び第2の結合ループ回路10bを備えている。
 第1の結合ループ回路10a及び第2の結合ループ回路10bのそれぞれの構成は、図4に示す結合ループ回路10の構成と同じである。
 ただし、第1の結合ループ回路10aに含まれている第1の導体11は、一端が入出力端子2aと接続されて、第1の結合ループ回路に含まれている第8の導体18は、他端が入出力端子3aと接続されている。
 第2の結合ループ回路10bに含まれている第1の導体11は、一端が入出力端子3bと接続されて、第2の結合ループ回路10bに含まれている第8の導体18は、入出力端子2bと接続されている。
 入出力端子2aと入出力端子2bとは、一対の差動入出力ポートであり、図20では、Port(1)と表記されている。
 入出力端子3aと入出力端子3bとは、一対の差動入出力ポートであり、図20では、Port(2)と表記されている。
[0042]
 図20に示すノイズフィルタ回路では、第2の結合ループ回路10bにおいて、第1の導体線路に含まれる第1の導体11が入出力端子3bと接続され、第2の導体線路に含まれる第8の導体18が入出力端子2bと接続されている。しかし、これは一例に過ぎず、第2の結合ループ回路10bにおいて、第1の導体線路に含まれる第1の導体11が入出力端子2bと接続され、第2の導体線路に含まれる第8の導体18が入出力端子3bと接続されていてもよい。
 コンデンサ35は、一端が第1の結合ループ回路10aに含まれている第5の導体15の一端と接続され、他端が第2の結合ループ回路10bに含まれている第5の導体15の一端と接続されている。
[0043]
 第1の結合ループ回路10aは、図4に示す結合ループ回路10と同様に、第1のループ領域61と第2のループ領域62との間に位置ずれが生じていても、第1及び第2の立体交差が実現される範囲での位置ずれであれば、重なり領域63の大きさB は、変動しない。
 また、第2の結合ループ回路10bにおいても、第1のループ領域61と第2のループ領域62との間に位置ずれが生じていても、第1及び第2の立体交差が実現される範囲での位置ずれであれば、重なり領域63の大きさB は、変動しない。
[0044]
 図23は、図20に示すノイズフィルタ回路を示す回路図である。図23において、図7及び図20と同一符号は同一又は相当部分を示すので説明を省略する。
 51は、コンデンサ35のキャパシタンスCである。
 52は、コンデンサ35を含む経路の寄生インダクタンスL ESLであり、コンデンサ35に寄生しているインダクタンスと、基板1のインダクタンスとの総和である。
 図24は、図23に示すノイズフィルタ回路を等価回路変換した回路図である。
[0045]
 第1の結合ループ回路10aに含まれている第1の導体線路と第1の結合ループ回路10aに含まれている第2の導体線路とは、電磁界結合を生じる位置に配置されている。電磁界結合による相互インダクタンスMは、図24に示すように、第1の結合ループ回路10aに含まれている第1の導体線路のインダクタンスL 及び第1の結合ループ回路10aに含まれている第2の導体線路のインダクタンスL のそれぞれに加わる。
 第2の結合ループ回路10bに含まれている第1の導体線路と第2の結合ループ回路10bに含まれている第2の導体線路とは、電磁界結合を生じる位置に配置されている。電磁界結合による相互インダクタンスMは、図24に示すように、第2の結合ループ回路10bに含まれている第1の導体線路のインダクタンスL 及び第2の結合ループ回路10bに含まれている第2の導体線路のインダクタンスL のそれぞれに加わる。
 また、コンデンサ35を含む経路の寄生インダクタンス52は、寄生インダクタンスL ESLから相互インダクタンスMの2倍が減算される。
[0046]
 したがって、相互インダクタンスMの2倍が寄生インダクタンスL ESLと一致するように、相互インダクタンスMが設計されていれば、寄生インダクタンスL ESLをキャンセルすることができる。
 図20に示すノイズフィルタ回路における第1の結合ループ回路10a及び第2の結合ループ回路10bのそれぞれは、相互インダクタンスMの2倍が寄生インダクタンスL ESLと一致するような、第1の導体線路及び第2の導体線路を有している。
 第1の導体線路及び第2の導体線路は、相互インダクタンスMの2倍が寄生インダクタンスL ESLと一致するように、重なり領域63のX軸方向の長さα 、重なり領域63のY軸方向の長さα 、基板1の厚みh及び透磁率μのそれぞれが設計されている。
[0047]
 以上の実施の形態2は、第1の結合ループ回路10a及び第2の結合ループ回路10bのそれぞれにおいて、第6の導体16が、第2の導体12と立体交差しており、第8の導体18が、第2の導体12及び第4の導体14のそれぞれと立体交差しているように、ノイズフィルタ回路を構成した。したがって、ノイズフィルタ回路は、第1のループ領域61と第2のループ領域62との間の空間的な重なりに位置ずれが生じていても、コンデンサ35を含む経路の寄生インダクタンスL ESLをキャンセルすることができる。
[0048]
 なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

産業上の利用可能性

[0049]
 この発明は、複数の導体を備える結合ループ回路及びノイズフィルタ回路に適している。
 また、この発明は、導体線路を基板に配線する回路生成方法に適している。

符号の説明

[0050]
 1 基板、1a 第1の平面、1b 第2の平面、2,2a,2b 入出力端子、3,3a,3b 入出力端子、10 結合ループ回路、10a 第1の結合ループ回路、10b 第2の結合ループ回路、11 第1の導体、12 第2の導体、13 第3の導体、14 第4の導体、15 第5の導体、16 第6の導体、17 第7の導体、18 第8の導体、21~25 ビア、26 導体、27~31,33 ビア、32 コンデンサ、34 グランド、35 コンデンサ、41,51 キャパシタンス、42,52 寄生インダクタンス、43,44 インダクタンス、45 相互インダクタンス、61 第1のループ領域、62 第2のループ領域、63 重なり領域。

請求の範囲

[請求項1]
 第1のループ領域を形成するためにループ状に配線されている第1から第4の導体と、
 第2のループ領域を形成するためにループ状に配線されている第5から第8の導体とを備え、
 前記第1の導体の一端と前記第2の導体の一端とが接続され、
 前記第2の導体の他端と前記第3の導体の一端とが接続され、
 前記第3の導体の他端と前記第4の導体の一端とが接続され、
 前記第4の導体の他端と前記第5の導体の一端とが接続され、
 前記第5の導体の他端と前記第6の導体の一端とが接続され、
 前記第6の導体の他端と前記第7の導体の一端とが接続され、
 前記第7の導体の他端と前記第8の導体の一端とが接続され、
 前記第6の導体は、前記第2の導体と立体交差され、
 前記第8の導体は、前記第2の導体及び前記第4の導体のそれぞれと立体交差され、
 前記第1のループ領域と前記第2のループ領域とが空間的に重なっており、前記第1のループ領域と前記第2のループ領域との重なり領域が、前記第2の導体、前記第4の導体、前記第6の導体及び前記第8の導体によって形成されていることを特徴とする結合ループ回路。
[請求項2]
 前記第1の導体は、基板の第1の平面に配置されており、
 前記第2の導体は、前記基板の第2の平面に配置されて、一端がビアを介して前記第1の導体の一端と接続されており、
 前記第3の導体は、前記第1の平面に配置されて、一端がビアを介して前記第2の導体の他端と接続されており、
 前記第4の導体は、前記第2の平面に配置されて、一端がビアを介して前記第3の導体の他端と接続されており、
 前記第5の導体は、前記第2の平面に配置されて、一端が前記第4の導体の他端と接続されており、
 前記第6の導体は、前記第1の平面に配置されて、一端がビアを介して前記第5の導体の他端と接続されており、
 前記第7の導体は、前記第2の平面に配置されて、一端がビアを介して前記第6の導体の他端と接続されており、
 前記第8の導体は、前記第1の平面に配置されて、一端がビアを介して前記第7の導体の他端と接続されていることを特徴とする請求項1記載の結合ループ回路。
[請求項3]
 前記第1の導体、前記第2の導体、前記第3の導体及び前記第4の導体のそれぞれは、基板の第1の平面に配置されており、
 前記第5の導体、前記第6の導体、前記第7の導体及び前記第8の導体のそれぞれは、前記基板の第2の平面に配置されており、
 前記第4の導体の他端と前記第5の導体の一端とがビアを介して接続されていることを特徴とする請求項1記載の結合ループ回路。
[請求項4]
 前記第3の導体は、前記第1の導体と平行に配置され、
 前記第4の導体は、前記第2の導体と平行に配置され、
 前記第5の導体は、前記第2の導体と平行に配置され、
 前記第6の導体は、前記第1の導体と平行に配置され、
 前記第7の導体は、前記第2の導体と平行に配置され、
 前記第8の導体は、前記第1の導体と平行に配置されていることを特徴とする請求項1記載の結合ループ回路。
[請求項5]
 第1のループ領域を形成するためにループ状に配線されている第1から第4の導体を含む第1の導体線路と、
 第2のループ領域を形成するためにループ状に配線されている第5から第8の導体を含む第2の導体線路と、
 前記第1の導体線路と前記第2の導体線路との接続部と一端が接続され、他端がグランドと接続されているコンデンサとを備え、
 前記第1の導体の一端と前記第2の導体の一端とが接続され、
 前記第2の導体の他端と前記第3の導体の一端とが接続され、
 前記第3の導体の他端と前記第4の導体の一端とが接続され、
 前記第4の導体の他端と前記第5の導体の一端とが接続され、
 前記第5の導体の他端と前記第6の導体の一端とが接続され、
 前記第6の導体の他端と前記第7の導体の一端とが接続され、
 前記第7の導体の他端と前記第8の導体の一端とが接続され、
 前記第6の導体は、前記第2の導体と立体交差され、
 前記第8の導体は、前記第2の導体及び前記第4の導体のそれぞれと立体交差され、
 前記第1のループ領域と前記第2のループ領域とが空間的に重なっており、前記第1のループ領域と前記第2のループ領域との重なり領域が、前記第2の導体、前記第4の導体、前記第6の導体及び前記第8の導体によって形成されていることを特徴とするノイズフィルタ回路。
[請求項6]
 前記第1の導体線路と前記第2の導体線路とを有する第1の結合ループ回路と、
 前記第1の導体線路と前記第2の導体線路とを有する第2の結合ループ回路とを備えており、
 前記コンデンサは、一端が前記第1の結合ループ回路に含まれている第5の導体の一端と接続され、他端がグランドと接続される代わりに、前記第2の結合ループ回路に含まれている第5の導体の一端と接続されており、
 前記第1の結合ループ回路に含まれている第6の導体は、前記第1の結合ループ回路に含まれている第2の導体と立体交差されており、
 前記第1の結合ループ回路に含まれている第8の導体は、前記第1の結合ループ回路に含まれている第2の導体及び前記第1の結合ループ回路に含まれている第4の導体のそれぞれと立体交差されており、
 前記第2の結合ループ回路に含まれている第6の導体は、前記第2の結合ループ回路に含まれている第2の導体と立体交差されており、
 前記第2の結合ループ回路に含まれている第8の導体は、前記第2の結合ループ回路に含まれている第2の導体及び前記第2の結合ループ回路に含まれている第4の導体のそれぞれと立体交差されていることを特徴とする請求項5記載のノイズフィルタ回路。
[請求項7]
 第1のループ領域を形成するために、線路の形状がループ状である第1から第4の導体を含む第1の導体線路を基板に配線し、
 第2のループ領域を形成するために、線路の形状がループ状である第5から第8の導体を含む第2の導体線路を前記基板に配線し、
 前記第1の導体の一端と前記第2の導体の一端とを接続し、
 前記第2の導体の他端と前記第3の導体の一端とを接続し、
 前記第3の導体の他端と前記第4の導体の一端とを接続し、
 前記第4の導体の他端と前記第5の導体の一端とを接続し、
 前記第5の導体の他端と前記第6の導体の一端とを接続し、
 前記第6の導体の他端と前記第7の導体の一端とを接続し、
 前記第7の導体の他端と前記第8の導体の一端とを接続し、
 前記第1の導体線路及び前記第2の導体線路のそれぞれを前記基板に配線する際、前記第1のループ領域と前記第2のループ領域とが空間的に重なるように、前記第6の導体を、前記第2の導体と立体交差させるとともに、前記第8の導体を、前記第2の導体及び前記第4の導体のそれぞれと立体交差させ、前記第1のループ領域と前記第2のループ領域との重なり領域が、前記第2の導体、前記第4の導体、前記第6の導体及び前記第8の導体によって形成されていることを特徴とする回路生成方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]