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1. WO2020109453 - SINGLE CHANNEL RECEIVER AND RECEIVING METHOD

Publication Number WO/2020/109453
Publication Date 04.06.2020
International Application No. PCT/EP2019/082873
International Filing Date 28.11.2019
IPC
H04B 1/16 2006.01
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
BTRANSMISSION
1Details of transmission systems, not covered by a single one of groups H04B3/-H04B13/123; Details of transmission systems not characterised by the medium used for transmission
06Receivers
16Circuits
H04L 27/227 2006.01
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
27Modulated-carrier systems
18Phase-modulated carrier systems, i.e. using phase-shift keying
22Demodulator circuits; Receiver circuits
227using coherent demodulation
CPC
H04B 1/16
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
BTRANSMISSION
1Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
06Receivers
16Circuits
H04L 27/227
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
27Modulated-carrier systems
18Phase-modulated carrier systems, i.e. using phase-shift keying
22Demodulator circuits
227using coherent demodulation
H04L 7/0331
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
7Arrangements for synchronising receiver with transmitter
02Speed or phase control by the received code signals, the signals containing no special synchronisation information
033using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
0331with a digital phase-locked loop [PLL] processing binay samples, e.g. add/subtract logic for correction of receiver clock
Applicants
  • SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP]/[JP]
  • SONY EUROPE B.V. [GB]/[GB] (AL)
Inventors
  • GOTO, Yuken
  • FRITZ, Martin
Agents
  • WITTE, WELLER & PARTNERPATENTANWÄLTE MBB
Priority Data
18 209 196.729.11.2018EP
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) SINGLE CHANNEL RECEIVER AND RECEIVING METHOD
(FR) RÉCEPTEUR À CANAL UNIQUE ET PROCÉDÉ DE RÉCEPTION
Abstract
(EN)
A single channel receiver comprises an input terminal configured to receive an analog input signal, a mixer configured to down-mix the analog input signal by use of a phase- and/or frequency-corrected oscillator frequency signal and to shift complex-valued information contained in the analog input signal to the real part (or alternatively to the imaginary part) to obtain an intermediate real-valued analog signal, an analog-to-digital converter configured to convert the intermediate analog signal into an intermediate digital signal, a demodulator configured to demodulate the intermediate digital signal into a digital output signal, a phase tracking loop configured to detect zero-crossings in the intermediate digital signal to obtain phase error information representing a phase error in the intermediate digital signal, and an oscillator configured to generate the phase-and/or frequency-corrected oscillator frequency signal by compensating the phase and/or frequency error in the intermediate digital signal by correcting the phase of the oscillator frequency signal by use of the phase error information.
(FR)
L'invention concerne un récepteur à canal unique qui comprend une borne d'entrée configurée pour recevoir un signal d'entrée analogique, un mélangeur configuré pour mélanger-abaisser le signal d'entrée analogique à l'aide d'un signal de fréquence d'oscillateur corrigé en phase et/ou en fréquence et pour décaler des informations à valeur complexe contenues dans le signal d'entrée analogique vers la partie réelle (ou en variante vers la partie imaginaire) afin d'obtenir un signal analogique à valeur réelle intermédiaire, un convertisseur analogique-numérique configuré pour convertir le signal analogique intermédiaire en un signal numérique intermédiaire, un démodulateur configuré pour démoduler le signal numérique intermédiaire en un signal de sortie numérique, une boucle de suivi de phase configurée pour détecter des passages par le point zéro dans le signal numérique intermédiaire afin d'obtenir des informations d'erreur de phase représentant une erreur de phase dans le signal numérique intermédiaire, et un oscillateur configuré pour générer le signal de fréquence d'oscillateur corrigé en phase et/ou en fréquence par compensation de l'erreur de phase et/ou de fréquence dans le signal numérique intermédiaire par correction de la phase du signal de fréquence d'oscillateur au moyen des informations d'erreur de phase.
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