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1. WO2020108212 - REGISTER ACCESS TIMING SEQUENCE MANAGEMENT METHOD, PROCESSOR, ELECTRONIC DEVICE AND COMPUTER-READABLE STORAGE MEDIUM

Publication Number WO/2020/108212
Publication Date 04.06.2020
International Application No. PCT/CN2019/114336
International Filing Date 30.10.2019
IPC
G06F 9/445 2018.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
44Arrangements for executing specific programs
445Program loading or initiating
CPC
G06F 9/30
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
G06F 9/38
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
G06F 9/445
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
44Arrangements for executing specific programs
445Program loading or initiating
Applicants
  • 深圳云天励飞技术有限公司 SHENZHEN YUNTIANLIFEI TECHNOLOGY CO., LTD. [CN]/[CN]
Inventors
  • 曹庆新 CAO, Qingxin
  • 李炜 LI, Wei
Agents
  • 深圳驿航知识产权代理事务所(普通合伙) SHENZHEN YIHANG INTELLECTUAL PROPERTY AGENCY (GENERAL PARTNERSHIP)
Priority Data
201811417048.726.11.2018CN
Publication Language Chinese (ZH)
Filing Language Chinese (ZH)
Designated States
Title
(EN) REGISTER ACCESS TIMING SEQUENCE MANAGEMENT METHOD, PROCESSOR, ELECTRONIC DEVICE AND COMPUTER-READABLE STORAGE MEDIUM
(FR) PROCÉDÉ DE GESTION DE SÉQUENCE DE SYNCHRONISATION D'ACCÈS À UN REGISTRE, PROCESSEUR, DISPOSITIF ÉLECTRONIQUE ET SUPPORT DE STOCKAGE LISIBLE PAR ORDINATEUR
(ZH) 寄存器访问时序的管理方法、处理器、电子设备及计算机可读存储介质
Abstract
(EN)
A register access timing sequence management method, a processor, an electronic device and a computer-readable storage medium. The method comprises: acquiring first access information of executing a first instruction to access a register within each clock cycle in multiple clock cycles (S201); when a second instruction is received, determining second access information of executing the second instruction to access the register (S202); and determining a timing sequence relationship between the execution of the first instruction to access the register and the execution of the second instruction to access the register according to the first access information and the second access information (S203). The complexity of a hardware design of a processor can be reduced, and the resource utilization rate of a register can be improved.
(FR)
L'invention concerne un procédé de gestion de séquence de synchronisation d'accès à un registre, un processeur, un dispositif électronique et un support de stockage lisible par ordinateur. Le procédé comprend les étapes consistant à : acquérir des premières informations d'accès d'exécution d'une première instruction pour accéder à un registre à l'intérieur de chaque cycle d'horloge dans de multiples cycles d'horloge (S201) ; déterminer, lorsqu'une seconde instruction est reçue, des secondes informations d'accès pour exécuter la seconde instruction pour accéder au registre (S202) ; et déterminer une relation de séquence de synchronisation entre l'exécution de la première instruction pour accéder au registre et l'exécution de la seconde instruction pour accéder au registre selon les premières informations d'accès et les secondes informations d'accès (S203). La complexité d'une conception matérielle d'un processeur peut être réduite et le taux d'utilisation de ressources d'un registre peut être amélioré.
(ZH)
一种寄存器访问时序的管理方法、处理器、电子设备及计算机可读存储介质,包括:获取在多个时钟周期中的每个时钟周期内执行第一指令访问寄存器的第一访问信息(S201);当接收到第二指令时,确定执行所述第二指令访问寄存器的第二访问信息(S202);根据所述第一访问信息和所述第二访问信息,确定执行所述第一指令访问寄存器与执行所述第二指令访问寄存器之间的时序关系(S203)。可以降低处理器硬件设计的复杂度、提高寄存器的资源利用率。
Also published as
Latest bibliographic data on file with the International Bureau