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1. WO2020107390 - POWER AMPLIFIER CIRCUIT

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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085  

权利要求书

1   2   3   4   5   6   7   8   9  

附图

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18  

说明书

发明名称 : 功率放大器电路

技术领域

[0001]
本申请涉及电学领域,尤其涉及一种功率放大器电路。

背景技术

[0002]
在现代数字通信标准中,信号的峰均比较高,一般在8dB以上,甚至可以达到10dB。其中,峰均比指波形的振幅与有效值之间的比值。由于信号在大部分时间工作在非峰值状态,因此功率放大器在大部分时间需要工作在大功率回退状态下。对于传统的AB类功率放大器,在功率回退时的效率相比峰值时的效率将下降很多。其中效率可以指功率放大器的输出功率与输入功率之间的比值。因此,随着信号峰均比的增大,功率放大器的效率将随之下降。当前业界普遍使用多赫蒂(Doherty)功率放大技术、异相(outphasing)功率放大技术或者希雷(Chireix)功率放大技术提升功率放大器在功率回退下的效率。
[0003]
当前提升功率放大器效率的技术在功率回退范围较小(例如6dB左右)的时候能够保持较高的效率,但是功率放大器在实现更大的功率回退范围时会出现一个效率凹陷区,并且功率回退的范围越大,“效率凹陷区”的凹陷越大,导致功率放大器的效率提升不明显。
[0004]
发明内容
[0005]
本申请提供一种功率放大器电路,能够提高功率放大器的效率。
[0006]
第一方面,提供了一种功率放大器电路包括:第一支路,包括级联的第一放大器和第一匹配网络,所述第一支路的第一端为所述第一放大器的信号输入端,所述第一支路的第二端与第一耦合线的第一输入端相连;第二支路,包括级联的第二放大器和第二匹配网络,所述第二支路的第一端为所述第二放大器的信号输入端,所述第二支路的第二端与所述第一耦合线的第二输入端相连,所述第一耦合线使得所述第一支路和第二支路形成第一合路;第三支路,包括级联的第三放大器和第三匹配网络,所述第三支路的第一端为所述第三放大器的信号输入端,所述第三支路的第二端与第二耦合线的第一输入端相连;第四支路,包括级联的第四放大器和第四匹配网络,所述第四支路的第一端为所述第四放大器的信号输入端,所述第四支路的第二端与所述第二耦合线的第二输入端相连,所述第二耦合线使得所述第三支路和第四支路形成第二合路;所述第一耦合线的第一输出端为所述电路的信号输出端,所述第一耦合线的第二输出端与所述第二耦合线的第一输出端相连,使得所述第一合路和所述第二合路形成串联合路。
[0007]
在本申请实施例中提出的功率放大器电路的方案中,相比于传统的功率放大器电路,可以在功率回退范围增大的情况下,获得更高的效率。进一步地,在第一个回退高效率点时,功率放大器电路的负载牵引比更低,因此更适合高效率的功率放大器。
[0008]
本申请实施例提出的功率放大器电路的方案中,第一合路到第二合路的功率是串联合路的关系,因此负载阻抗在通过耦合线组成的合路网络之后,呈现给各支路的阻抗变低了, 因此,本申请实施例中提出的功率放大器电路更容易实现大功率、大宽带的功率放大器。
[0009]
结合第一方面,在一种可能的实现方式中,所述电路还包括2N个支路,N为大于0的整数,其中,第2i+3支路,包括级联的第2i+3放大器和第2i+3匹配网络,所述第2i+3支路的第一端为所述第2i+3放大器的信号输入端,所述2i+3支路的第二端与第i+2耦合线的第一输入端相连,i=1,2…,N;第2i+4支路,包括级联的第2i+4放大器和第2i+4匹配网络,所述第2i+4支路的第一端为所述第2i+4放大器的信号输入端,所述2i+4支路的第二端与第i+2耦合线的第二输入端相连,所述第i+2耦合线使得所述第2i+3支路和所述第2i+4支路形成第i+2合路;所述第i+2耦合线的第一输出端与第i+1耦合线的第二输出端相连,使得所述第一合路至所述第i+2合路形成串联合路。
[0010]
在本申请实施例中,相比于传统的功率放大器电路,功率放大器电路可以在功率回退范围增大的情况下,获得更高的效率。进一步地,还具有更小的负载牵引比和更小的阻抗,因此能够实现大功率、宽带宽的功率放大器。
[0011]
结合第一方面,在一种可能的实现方式中,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和所述第二放大器组成第一多赫蒂功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成第二多赫蒂功率管对,所述第一耦合线和所述第二耦合线的配置使得所述第一多赫蒂功率管对和所述第二多赫蒂功率管对组成希雷放大器合路。
[0012]
结合第一方面,在一种可能的实现方式中,所述第一耦合线的电长度和所述第二耦合线的电长度用于确定所述希雷放大器合路的第一个回退高效率点。
[0013]
结合第一方面,在一种可能的实现方式中,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和第二放大器组成峰值功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成希雷功率管对,所述第一耦合线和所述第二耦合线的配置使得所述希雷功率管对和所述峰路的功率管对峰值功率管对组成多赫蒂放大器合路。
[0014]
结合第一方面,在一种可能的实现方式中,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和所述第二放大器组成第一希雷功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成第二希雷功率管对,所述第一耦合线和所述第二耦合线的配置使得所述第一希雷功率管对和所述第二希雷功率管对组成希雷放大器合路。
[0015]
结合第一方面,在一种可能的实现方式中,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和所述第二放大器组成第一多赫蒂功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成第二多赫蒂功率管对,所述第一耦合线和所述第二耦合线的配置使得所述第一多赫蒂功率管对和所述第二多赫蒂功率管对组成多赫蒂放大器合路。
[0016]
第二方面,提供了一种集成电路,所述集成电路包括第一方面或第一方面的任一种可能的实现方式中所述的功率放大器电路。
[0017]
第三方面,提供了一种芯片系统,所述芯片系统包括第一方面或第一方面的任一种可能的实现方式中所述的功率放大器电路。

附图说明

[0018]
图1是理想的Chireix功率放大器电路原理示意图。
[0019]
图2是理想的Chireix功率放大器电路的功放效率与回退功率之间的关系示意图。
[0020]
图3是理想的Chireix功率放大器电路的负载牵引比(load pull ratio,LPR|)与回退功率之间的关系示意图。
[0021]
图4是Chireix功率放大器电路在不同输出功率时的阻抗的示意图。
[0022]
图5是本申请实施例的功率放大器电路的结构示意图。
[0023]
图6是本申请又一实施例的功率放大器电路的结构示意图。
[0024]
图7是本申请又一实施例的功率放大器电路的功放效率与回退功率之间的关系示意图。
[0025]
图8是本申请又一实施例的功率放大器电路的负载牵引比与回退功率之间的关系示意图。
[0026]
图9是本申请又一实施例的功率放大器电路在不同输出功率时的阻抗的示意图。
[0027]
图10是本申请实施例的功率放大器电路在不同频率的输入信号下的功放效率曲线的示意图。
[0028]
图11是本申请实施例的功率放大器电路的各支路的激励信号幅度与回退功率之间的关系示意图。
[0029]
图12是本申请实施例的功率放大器电路的阻抗带宽特性示意图。
[0030]
图13是本申请又一实施例的功率放大器电路的结构示意图。
[0031]
图14是本申请又一实施例的功率放大器电路的功放效率与回退功率之间的关系示意图。
[0032]
图15是本申请又一实施例的功率放大器电路在不同输出功率时的阻抗的示意图。
[0033]
图16是本申请又一实施例的功率放大器电路的结构示意图。
[0034]
图17是本申请又一实施例的功率放大器电路的结构示意图。
[0035]
图18是本申请实施例中的耦合线的不同形式的结构示意图。

具体实施方式

[0036]
下面将结合附图,对本申请中的技术方案进行描述。
[0037]
为了便于理解,首先介绍功率放大技术提升的原理。需要说明的是,在本申请实施例中,功率放大器也可以简称为功放。
[0038]
图1示出了理想的Chireix功率放大器电路原理示意图。如图1所示,Chireix功率放大器可以包括功率管PA1和PA2,两个功率管通过两段长度不同的传输线进行合路,两个支路合路的位置可以称为合路点。其中功率管PA1和PA2的激励信号相位分别表示为 Z c表示传输线的特性阻抗,θ 1、θ 2表示传输线的相位。两段传输线的长度和相位差确定了Chireix功率放大器工作的频段和第一个回退高效率点的位置。其中,回退高效率点是指功放达到理想功率管最高效率的位置,第一个回退高效率点是指从最大回退功率往最小回退功率变化时出现的第一个高效率点。
[0039]
图2示出了理想的Chireix功率放大器电路的功放效率曲线与回退功率之间的关系示意图。图2中示出了第一个回退高效率点K的位置。通常情况下,在功率回退范围较小时, 例如,在回退范围为6dB左右时,Chireix功放可以保持相对较高的效率。但对于峰均比较大的信号,需要功率回退范围较大,即第一个回退高效率点的位置较小。例如,图2中功率回退范围为11dB左右,第一个回退高效率点K的位于回退功率为-10.7dB的位置,效率为75.81%的位置。在这种情况下,在功率回退范围内会出现一个明显的“效率凹陷区”,在“效率凹陷区”,功率放大器的效率下降。并且功率回退的范围越大,“效率凹陷区”的凹陷越大。由于通常情况下功率放大器在“效率凹陷区”工作的概率较大,例如,在图2中功率回退5dB-10dB的区间内工作。因此“效率凹陷区”的存在将影响功率放大器的调制信号的效率提升效果。
[0040]
图3是理想的Chireix功率放大器电路的负载牵引比(load pull ratio,LPR|)与回退功率之间的关系示意图。图3中的横坐标表示回退功率,纵坐标表示负载牵引比LPR。其中,负载牵引比是指负载阻抗相对于功率管最大输出功率阻抗的反射系数所对应的驻波比。在负载牵引比过大的情况下,功率放大器的峰值效率将急剧下降。因此,我们期望负载牵引比维持在较小的范围。但是在Chireix功率放大器电路中,当功率回退范围较大时负载牵引也较大,这导致了功率放大器的效率下降。图3中的曲线示出了PA1和PA2的负载牵引比与回退功率的关系。由图3可见,在回退功率为-10.7dB时,Chireix功率放大器电路中的功率管的负载牵引比为10.7dB左右,因此负载牵引比较大。
[0041]
图4示出了Chireix功率放大器电路在不同输出功率时的阻抗的示意图。其中,图4中的1.0表示50欧姆(Ω)的归一化。图4中的曲线1示出了Chireix功率放大器电路中的PA1在不同输出功率时的阻抗,曲线2示出了Chireix功率放大器电路中的PA2在不同输出功率时的阻抗。由图4可以看出,PA1和PA2的最小阻抗为50Ω左右,PA1和PA2的最大阻抗在550Ω左右。因此,随着输出功率的增加,Chireix功率放大器电路的两个负载牵引路径的阻抗从550Ω下降至50Ω,对于输出功率较大的场效应功率管,其输出阻抗通常比较小,例如在1~10Ω的数量级。因此从合路点的高阻抗50Ω~550Ω变换到功率管位置的1~10Ω的数量级,其阻抗变换比非常大,严重限制了匹配电路的带宽。
[0042]
图5是本申请实施例的功率放大器电路30的结构示意图。如图5所示,该功率放大器电路30包括:
[0043]
第一支路A1,包括级联的第一放大器PA1和第一匹配网络MN1,所述第一支路A1的第一端为所述第一放大器的信号输入端,所述第一支路A1的第二端与第一耦合线M1的第一输入端相连。
[0044]
第二支路A2,包括级联的第二放大器PA2和第二匹配网络MN2,所述第二支路A2的第一端为所述第二放大器PA2的信号输入端,所述第二支路A2的第二端与所述第一耦合线的第二输入端相连,所述第一耦合线M1使得所述第一支路A1和第二支路A2形成第一合路。
[0045]
可选地,所述第一合路可以是串联合路也可以是并联合路。例如,第一合路的串并联模式可以取决于第一耦合线的具体形式。
[0046]
第三支路A3,包括级联的第三放大器PA3和第三匹配网络MN3,所述第三支路A3的第一端为所述第三放大器PA3的信号输入端,所述第三支路A3的第二端与第二耦合线M2的第一输入端相连。
[0047]
第四支路A4,包括级联的第四放大器PA4和第四匹配网络MN4,所述第四支路A4 的第一端为所述第四放大器PA4的信号输入端,所述第四支路A4的第二端与所述第二耦合线M2的第二输入端相连,所述第二耦合线M2使得所述第三支路A3和第四支路A4形成第二合路。
[0048]
可选地,所述第二合路可以是串联合路也可以是并联合路。例如,第二合路的串并联模式可以取决于第一耦合线的具体形式。
[0049]
所述第一耦合线M1的第一输出端为所述功率放大器电路30的信号输出端,所述第一耦合线M1的第二输出端与所述第二耦合线M2的第一输出端相连,使得所述第一合路和所述第二合路形成串联合路。
[0050]
可选地,上述各匹配网络,例如第一匹配网络MN1至第四匹配网络MN4,用于匹配各个支路。例如,根据不同的需求配置各支路的阻抗和相位等。在一个示例中,匹配网络可以由不同长度、不同相位的传输线组成。本申请实施例对此不做限定。
[0051]
可选地,上述每个耦合线对应的两个支路可以通过耦合线形成AB类合路、异相(Outphasing)合路、Chireix合路或者Doherty合路。例如,第一支路A1和第二支路A2可以通过第一耦合线M1形成AB类功率管对、Outphasing功率管对、Chireix功率管对或者Doherty功率管对。或者,第三支路A3和第四支路A4可以通过第二耦合线M2形成AB类功率管对、Outphasing功率管对、Chireix功率管对或者Doherty功率管对。上述第一耦合线和第二耦合线分别对应的两个网络可以再结合,形成AB类合路、Outphasing合路、Chireix合路或者Doherty合路。
[0052]
作为一个具体示例,图6示出了本申请又一实施例的功率放大器电路40的示意图。如图6所示,第一匹配网络MN1和第二匹配网络MN2的配置使得所述第一放大器PA1和所述第二放大器PA2组成第一Doherty功率管对P1,第三匹配网络MN3和所第四匹配网络MN4的配置使得所述第三放大器PA3和所述第四放大器PA4组成第二Doherty功率管对P2,所述第一耦合线M1和所述第二耦合线M2的配置使得所述第一Doherty功率管对P1和所述第二Doherty功率管P2对组成Chireix放大器合路。其中,第一匹配网络MN1~第四匹配网络MN4可以是不同长度和相位的传输线。例如,作为示例而非限定,第一匹配网络MN1和第二匹配网络MN2的相位分别为0°和90°,以使得PA1和PA2形成Doherty功率管对。类似地,第三匹配网络MN3和第四匹配网络MN4的相位分别为0°和90°,以使得PA3和PA4形成Doherty功率管对。第一耦合线M1和第二耦合线M2的电长度L1和L2可以用于确定Chireix放大器合路的第一个回退高效率点的位置。
[0053]
图7示出了图6的功率放大器电路40以及图1中的Chireix功率放大器电路的功放效率和回退功率之间的关系。其中曲线1对应功率放大器电路40,曲线2对应图1中的Chireix功率放大器电路。相比于传统的Chireix功率放大器电路,功率放大器电路40为效率曲线中引入了更多个回退高效率点。例如,图7中示出了三个回退高效率点,其中第一个回退高效率点位于-10dB左右的位置,第二个回退高效率点位于-5dB左右的位置,第三个回退高效率点位于0dB位置。在增加了回退高效率点的情况下,“效率凹陷区”得到了明显改善,因此功率放大器电路40在大的功率回退范围下,依然可以保持较高的效率。
[0054]
图8是本申请又一实施例的功率放大器电路的负载牵引比与回退功率之间的关系示意图。其中,曲线1是功率放大器电路40的负载牵引比与回退功率之间的关系示意图,曲线2是图1中的Chireix功率放大器电路的负载牵引比与回退功率之间的关系示意图。 由图8可以看出,在第一回退高效率点处,即-11dB左右的位置处,Chireix功率放大器电路的放大器PA1和PA2的负载牵引比大约为11dB左右。而功率放大器电路40的放大器PA1、PA3的负载牵引比为8dB,比Chireix功放小3dB左右。可见,本申请实施例中的功率放大器电路40的负载牵引比相比传统的功率放大器电路更小,因此可以实现更高效率的功率放大器电路。
[0055]
图9是本申请又一实施例的功率放大器电路在不同输出功率时的阻抗的示意图。图9中的曲线1和曲线2分别示出了功率放大器电路40的第一放大器PA1和第三放大器PA3的阻抗。其中,第一放大器PA1和第三放大器PA3为功率放大器电路40的主路的功放。在图9中,曲线1和曲线2的三个交点分别对应功率放大器电路40的三个回退高效率点的阻抗。从图9可见,第一回退高效率点到第三回退高效率点之间,负载阻抗从12.5Ω左右变化到50Ω左右。可以理解为,随着功率放大器电路40的输出功率的增加,负载阻抗从50Ω下降至12.5Ω。因此功率放大器电路40的合路点位置的阻抗较低,更容易实现大功率的宽带功率放大器。
[0056]
图10是是本申请实施例的功率放大器电路在不同频率的输入信号下的功放效率曲线的示意图。其中,假设第一耦合线M1和第二耦合线M2的偶模阻抗Z even=220Ω。曲线1是输入信号频率为1.8GHz的效率曲线,曲线2是输入信号频率为2.0GHz的效率曲线,曲线3是输入信号频率为2.2GHz的效率曲线。可以看出,在输入信号频率1.8GHz-2.2GHz的情况下,即带宽为0.4GHz左右时,功率放大器电路40的最高效率为78%左右,且在功率回退-10dB范围内,效率均高于70%。可见本申请实施例中的功率放大器电路在宽带宽、大的功率回退范围下的功率效率也较高。
[0057]
图11是本申请实施例的功率放大器电路40的各支路的激励信号幅度与回退功率之间的关系示意图。由图11可见,第二支路A2和第四支路A4的激励信号幅度在回退功率范围超过5dB的情形下为0。换句话说,第二支路A2和第四支路A4只有在回退功率范围5dB以内时处于工作状态,这与Doherty功率放大器的峰值(peak)路的工作模式相同。
[0058]
图12是本申请实施例的功率放大器电路40的阻抗带宽特性示意图。图12示出了功率放大器电路40中的第一放大器PA1-第四放大器PA4在输入信号频率从1.8GHz-2.2GHz变化时的阻抗示意图。图12中的分别示出了回退功率为0dB、-5dB以及-10dB左右时第一放大器PA1-第四放大器PA4的阻抗。其中,由图11可知,第二放大器PA2和第四放大器PA4在回退功率范围大于5dB时不工作。因此,图12中未示出第二放大器PA2和第四放大器PA4在回退功率为-5dB以及-10dB时的阻抗。从图12可以看出,在宽带宽下,第一放大器PA1-第四放大器PA4的阻抗变化范围较小,功率放大器电路40的阻抗收敛特性较好。
[0059]
作为一个具体示例,图13是本申请又一实施例的功率放大器电路50的结构示意图。如图13所示,第一匹配网络MN1和第二匹配网络MN2的配置使得所述第一放大器PA1和第二放大器PA2组成峰值功率管对P1,第三匹配网络MN3和第四匹配网络MN4的配置使得所述第三放大器PA3和所述第四放大器PA4组成Chireix功率管对P2,所述第一耦合线M1和所述第二耦合线M2的配置使得所述Chireix功率管对P2和所述峰值功率管对P1组成Doherty放大器合路。其中,所述峰值功率管对P1组成了所述Doherty放大器合路的峰值路,所述Chireix功率管对P2组成了所述Doherty放大器合路的主(main)路。 其中,第一匹配网络MN1~第四匹配网络MN4可以是不同长度和相位的传输线。例如,作为示例而非限定,第一匹配网络MN1和第二匹配网络MN2的相位均为90°,以使得PA1和PA2形成Doherty放大器合路的峰值功率管对。第三匹配网络MN3和第四匹配网络MN4的相位分别为192°和168°,以使得PA3和PA4形成Chireix功率管对。第三匹配网络MN3的传输线的电长度为L3,第四匹配网络MN4的传输线的电长度为L4。L3、L4以及第一放大器PA1-第四放大器PA4的最大功率输出能力可以共同用于确定功率放大器电路50的回退高效率点的位置。
[0060]
图14是本申请又一实施例的功率放大器电路50的功放效率与回退功率之间的关系示意图。由图14可见,功率放大器电路50也在效率曲线中引入了三个回退高效率点。其中,第一个回退高效率点的位置约为-13dB左右,第二个回退高效率点的位置约为-6.5dB左右,第三个回退高效率点的位置为0dB。并且功率回退范围在6.5dB-13dB之间时,功率放大器电路50都维持着较高的效率,约76%以上。功率回退范围在0dB-6.5dB之间,功率放大器电路50的效率也在70%以上。与图2所示的传统的Chireix功率放大器电路相比,提高了功率放大器在功率回退范围较大时的效率,并且改善了“效率凹陷区”的情况。
[0061]
图15是本申请又一实施例的功率放大器电路在不同输出功率时的阻抗的示意图。图15中的曲线1和曲线2分别示出了功率放大器电路50的第三放大器PA3和第四放大器PA4的阻抗。在图15中,曲线1和曲线2的三个交点分别对应功率放大器电路50的三个回退高效率点。从图15可见,第一回退高效率点到第三回退高效率点之间,负载阻抗从12.5Ω左右变化到100Ω左右。可以理解为,随着功率放大器电路50的输出功率的增加,负载阻抗从100Ω下降至12.5Ω。因此,与图4相比,功率放大器电路50的负载阻抗相对于传统的Chireix功率放大器电路更低,更容易实现大功率的宽带功率放大器。
[0062]
作为一个具体示例,图16是本申请又一实施例的功率放大器电路60的结构示意图。如图16所示,第一匹配网络MN1和第二匹配网络MN2的配置使得所述第一放大器PA1和第二放大器PA2组成第一Chireix功率管对P1,所述第三匹配网络MN3和所述第四匹配网络MN4的配置使得第三放大器PA3和第四放大器PA4组成第二Chireix功率管对P2,所述第一耦合线M1和所述第二耦合线M2的配置使得所述第一Chireix功率管对P1和第二Chireix功率管对P2组成Chireix放大器合路。其中,第一匹配网络MN1~第四匹配网络MN4可以是不同长度和相位的传输线。例如,作为示例而非限定,第一匹配网络MN1和第二匹配网络MN2的相位分别为60和120°,以使得PA1和PA2形成Chireix功率管对。类似地,第三匹配网络MN3和第四匹配网络MN4的相位分别为60和120°,以使得PA3和PA4形成Chireix功率管对。第一耦合线M1的长度为L1,第二耦合线M2的长度为L2。Z odd用于表示耦合线的奇模阻抗,Z even表示耦合线的偶模阻抗。
[0063]
上述图6、图13、图16所示的功率放大器电路的结构仅作为示例。可选地,在满足对图5中的功率放大器电路30的描述的情况下,本申请实施例中的功率放大器还可以采用其他方式形成功率放大器电路。例如,在一个具体示例中,第一匹配网络MN1和第二匹配网络MN2的配置使得第一放大器PA1和第二放大器PA2组成第一Doherty功率管对,第三匹配网络MN3和第四匹配网络MN4的配置使得第三放大器PA3和第四放大器PA4组成第二Doherty功率管对,第一耦合线M1和第二耦合线M2的配置使得第一Doherty功率管对P1和第二Doherty功率管对P2组成Doherty放大器合路。
[0064]
在本申请实施例中提出的功率放大器电路的方案中,相比于传统的功率放大器电路,可以在功率回退范围增大的情况下,获得更高的效率。并且在第一个回退高效率点时,功率放大器电路的负载牵引比更低,因此更适合高效率的功率放大器。
[0065]
本申请实施例提出的功率放大器电路的方案中,第一合路至第二合路的功率是串联合路的关系,因此负载阻抗在通过耦合线组成的合路网络之后,呈现给各支路的阻抗变低了,因此,本申请实施例中提出的功率放大器电路更容易实现大功率、大宽带的功率放大器。
[0066]
可选地,在图5、图6、图13、图16所示的功率放大器电路或者其他功率放大器电路的基础上,本申请实施例中的功率放大器电路还可以包括更多个支路。
[0067]
图17是本申请又一实施例的功率放大器电路80的结构示意图。如图17所示,所述功率放大器电路80还可以包括2N个支路,N为大于0的整数。
[0068]
其中,第2i+3支路A(2i+3)包括级联的第2i+3放大器PA(2i+3)和第2i+3匹配网络MN(2i+3),所述第2i+3支路的第一端为所述第2i+3放大器的信号输入端,所述2i+3支路的第二端与第i+2耦合线M(i+2)的第一输入端相连,i=1,2…,N。
[0069]
第2i+4支路A(2i+4),包括级联的第2i+4放大器PA(2i+4)和第2i+4匹配网络MN(2i+4),所述第2i+4支路A(2i+4)的第一端为所述第2i+4放大器PA(2i+4)的信号输入端,所述2i+4支路A(2i+4)的第二端与第i+2耦合线M(i+2)的第二输入端相连,所述第i+2耦合线M(i+2)使得所述第2i+3支路A(2i+3)和所述第2i+4支路A(2i+4)形成第i+2合路。
[0070]
所述第(i+2)耦合线M(i+2)的第一输出端与第(i+1)耦合线M(i+1)的第二输出端相连,使得所述第一合路至第i+2合路形成串联合路。从而所述第一合路至第N+2合路形成了串联合路。
[0071]
可选地,第N+2耦合线M(N+2)的第二输出端可以接相应的匹配网络MN。
[0072]
在本申请实施例中,相比于传统的功率放大器电路,功率放大器电路可以在功率回退范围增大的情况下,获得更高的效率。进一步地,还具有更小的负载牵引比和更小的阻抗,因此能够实现大功率、宽带宽的功率放大器。
[0073]
在本申请实施例中,相比于传统的功率放大器电路,功率放大器电路可以在功率回退范围增大的情况下,获得更高的效率。进一步地,还具有更小的负载牵引比和更小的阻抗,因此能够实现大功率、宽带宽的功率放大器。
[0074]
本申请实施例提出的功率放大器电路的方案中,第一合路到第N+2合路的功率是串联合路的关系,因此负载阻抗在通过耦合线组成的合路网络之后,呈现给各支路的阻抗变低了,因此,本申请实施例中提出的功率放大器电路更容易实现大功率、大宽带的功率放大器。
[0075]
可选地,在本申请实施例中的各耦合线,例如第一耦合线M1或第二耦合线M2可以是四端口的耦合线。上述四个端口可以分别包括第一输入端IN1、第二输入端IN2、第一输出端OUT1和第二输出端OUT2。作为示例,图18中的(1)-(8)示出了本申请实施例中使用的耦合线的不同形式的结构示意图。
[0076]
在图18的(1)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,第一微带线W1的两端分别为第一输入端IN1和第一输出端OUT1,第二微带线W2的两端分别为第二输入端IN2和第二输出端OUT2。
[0077]
在图18的(2)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2。 第一微带线W1的两端分别为第一输入端IN1和第二输入端IN2,第二微带线W2的两端分别为第二输出端OUT1和第二输出端OUT2。
[0078]
在图18的(3)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,以及相互耦合的第三微带线W3和第四微带线W4。所述第一微带线W1的第一端和第二端分别为第一输入端口IN1和第一输出端口OUT1。所述第三微带线W3的第一端为第二输入端口IN2,所述第四微带线W4的第二端为第二输出端口OUT2,所述第二微带线W2的第二端与所述第三微带线W3的第二端相连,所述第二微带线W2的第一端和所述第四微带线W4的第一端分别连接对应的匹配网络MN。
[0079]
在图18的(4)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,以及相互耦合的第三微带线W3和第四微带线W4。所述第一微带线W1的第一端和第二端分别为第一输入端口IN1和第一输出端口OUT1。所述第四微带线W4的第一端和第二端分别为第二输入端口IN2和第二输出端口OUT2。所述第二微带线W2的第二端与所述第三微带线W3的第二端相连,所述第二微带线W2的第一端和所述第三微带线W3的第一端分别连接对应的匹配网络MN。
[0080]
在图18的(5)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,以及相互耦合的第三微带线W3和第四微带线W4。所述第二微带线W2的第一端为第一输入端口IN1,所述第一微带线W1的第二端为第一输出端口OUT1。所述第三微带线W3的第一端为第二输入端口IN2,所述第四微带线W4的第二端为第二输出端口OUT2。所述第二微带线W2的第二端与所述第三微带线W3的第二端相连,所述第一微带线W1的第一端和所述第四微带线W4的第一端分别连接对应的匹配网络MN。
[0081]
在图18的(6)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,以及相互耦合的第三微带线W3和第四微带线W4。所述第一微带线W1的第一端为第一输入端口IN1,所述第四微带线W4的第二端为第二输入端口IN2。所述第二微带线W2的第一端为第一输出端口OUT1,所述第三微带线W3的第二端为第二输出端口OUT2。所述第二微带线W2的第二端与所述第三微带线W3的第一端相连,所述第一微带线W1的第二端和所述第四微带线W4的第一端分别连接对应的匹配网络MN。
[0082]
在图18的(7)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,以及相互耦合的第三微带线W3和第四微带线W4。所述第一微带线W1的第二端为第一输入端口IN1,所述第四微带线W4的第一端为第二输入端口IN2。所述第二微带线W2的第一端为第一输出端口OUT1,所述第三微带线W3的第二端为第二输出端口OUT2。所述第二微带线W2的第二端与所述第三微带线W3的第一端相连,所述第一微带线W1的第一端和所述第四微带线W4的第二端分别连接对应的匹配网络MN。
[0083]
在图18的(8)中,耦合线可以包括相互耦合的第一微带线W1和第二微带线W2,以及相互耦合的第三微带线W3和第四微带线W4。所述第一微带线W1的第一端为第一输入端口IN1,所述第四微带线W4的第一端为第二输入端口IN2。所述第二微带线W2的第一端为第一输出端口OUT1,所述第三微带线W3的第二端为第二输出端口OUT2。所述第二微带线W2的第二端与所述第三微带线W3的第一端相连,所述第一微带线W1的第二端和所述第四微带线W4的第二端分别连接对应的匹配网络MN。
[0084]
可选地,图18的(1)-(8)中的微带线也可以被电感、电容或电阻等集总元件替代。
[0085]
以上所述,仅为本申请的具体实施方式,但本申请的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本申请揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本申请的保护范围之内。因此,本申请的保护范围应以所述权利要求的保护范围为准。

权利要求书

[权利要求 1]
一种功率放大器电路,其特征在于,包括: 第一支路,包括级联的第一放大器和第一匹配网络,所述第一支路的第一端为所述第一放大器的信号输入端,所述第一支路的第二端与第一耦合线的第一输入端相连; 第二支路,包括级联的第二放大器和第二匹配网络,所述第二支路的第一端为所述第二放大器的信号输入端,所述第二支路的第二端与所述第一耦合线的第二输入端相连,所述第一耦合线使得所述第一支路和第二支路形成第一合路; 第三支路,包括级联的第三放大器和第三匹配网络,所述第三支路的第一端为所述第三放大器的信号输入端,所述第三支路的第二端与第二耦合线的第一输入端相连; 第四支路,包括级联的第四放大器和第四匹配网络,所述第四支路的第一端为所述第四放大器的信号输入端,所述第四支路的第二端与所述第二耦合线的第二输入端相连,所述第二耦合线使得所述第三支路和第四支路形成第二合路; 所述第一耦合线的第一输出端为所述电路的信号输出端,所述第一耦合线的第二输出端与所述第二耦合线的第一输出端相连,使得所述第一合路和所述第二合路形成串联合路。
[权利要求 2]
如权利要求1所述的电路,其特征在于,所述电路还包括2N个支路,N为大于0的整数,其中, 第2i+3支路,包括级联的第2i+3放大器和第2i+3匹配网络,所述第2i+3支路的第一端为所述第2i+3放大器的信号输入端,所述2i+3支路的第二端与第i+2耦合线的第一输入端相连,i=1,2…,N; 第2i+4支路,包括级联的第2i+4放大器和第2i+4匹配网络,所述第2i+4支路的第一端为所述第2i+4放大器的信号输入端,所述2i+4支路的第二端与第i+2耦合线的第二输入端相连,所述第i+2耦合线使得所述第2i+3支路和所述第2i+4支路形成第i+2合路; 所述第i+2耦合线的第一输出端与第i+1耦合线的第二输出端相连,使得所述第一合路至所述第i+2合路形成串联合路。
[权利要求 3]
如权利要求1或2所述的电路,其特征在于,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和所述第二放大器组成第一多赫蒂功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成第二多赫蒂功率管对,所述第一耦合线和所述第二耦合线的配置使得所述第一多赫蒂功率管对和所述第二多赫蒂功率管对组成希雷放大器合路。
[权利要求 4]
如权利要求3所述的电路,其特征在于,所述第一耦合线的电长度和所述第二耦合线的电长度用于确定所述希雷放大器合路的第一个回退高效率点。
[权利要求 5]
如权利要求1或2所述的电路,其特征在于,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和第二放大器组成峰值功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成希雷功率管对,所述第一耦合线和所述第二耦合线的配置使得所述希雷功率管对和所述峰值功率管对组成多赫蒂放大器合路。
[权利要求 6]
如权利要求1或2所述的电路,其特征在于,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和所述第二放大器组成第一希雷功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成第二希雷功率管对,所述第一耦合线和所述第二耦合线的配置使得所述第一希雷功率管对和所述第二希雷功率管对组成希雷放大器合路。
[权利要求 7]
如权利要求1或2所述的电路,其特征在于,所述第一匹配网络和所述第二匹配网络的配置使得所述第一放大器和所述第二放大器组成第一多赫蒂功率管对,所述第三匹配网络和所述第四匹配网络的配置使得所述第三放大器和所述第四放大器组成第二多赫蒂功率管对,所述第一耦合线和所述第二耦合线的配置使得所述第一多赫蒂功率管对和所述第二多赫蒂功率管对组成多赫蒂放大器合路。
[权利要求 8]
一种集成电路,其特征在于,包括如权利要求1至7中任一项所述的功率放大器电路。
[权利要求 9]
一种芯片系统,其特征在于,包括如权利要求1至7中任一项所述的功率放大器电路。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]  
[ 图 4]  
[ 图 5]  
[ 图 6]  
[ 图 7]  
[ 图 8]  
[ 图 9]  
[ 图 10]  
[ 图 11]  
[ 图 12]  
[ 图 13]  
[ 图 14]  
[ 图 15]  
[ 图 16]  
[ 图 17]  
[ 图 18]