Processing

Please wait...

Settings

Settings

Goto Application

1. WO2020095361 - SEMICONDUCTOR STORAGE DEVICE

Publication Number WO/2020/095361
Publication Date 14.05.2020
International Application No. PCT/JP2018/041195
International Filing Date 06.11.2018
IPC
G11C 16/16 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
14Circuits for erasing electrically, e.g. erase voltage switching circuits
16for erasing blocks, e.g. arrays, words, groups
G11C 16/04 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
G11C 16/06 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
Applicants
  • キオクシア株式会社 KIOXIA CORPORATION [JP]/[JP]
Inventors
  • 菅原 昭雄 SUGAHARA, Akio
  • 今本 哲広 IMAMOTO, Akihiro
  • 渡邉 稔史 WATANABE, Toshifumi
  • 栫 真己 KAKOI, Mami
  • 増田 考平 MASUDA, Kohei
  • 吉原 正浩 YOSHIHARA, Masahiro
  • 安彦 尚文 ABIKO, Naofumi
Agents
  • 蔵田 昌俊 KURATA, Masatoshi
  • 野河 信久 NOGAWA, Nobuhisa
  • 河野 直樹 KOHNO, Naoki
Priority Data
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF DE STOCKAGE À SEMI-CONDUCTEURS
(JA) 半導体記憶装置
Abstract
(EN)
A semiconductor storage device according to an embodiment comprises a plurality of planes and a sequencer. Each of the plurality of planes includes a plurality of blocks which are sets of memory cells. The sequencer executes a first operation and a second operation shorter than the first operation. The sequencer, upon receiving a first command set directing execution of the first operation, executes the first operation. The sequencer, upon receiving a second command set directing execution of the second operation when the first operation is being executed, suspends the first operation and executes the second operation, or executes the second operation in parallel with the first operation, on the basis of the address of a block for the first operation and the address of a block for the second operation.
(FR)
Selon un mode de réalisation, l'invention concerne un dispositif de stockage à semi-conducteurs qui comprend une pluralité de plans et un séquenceur. Chaque plan de la pluralité de plans comprend une pluralité de blocs qui sont des ensembles de cellules de mémoire. Le séquenceur exécute une première opération et une seconde opération plus courte que la première opération. Le séquenceur, lors de la réception d'un premier ensemble de commandes ordonnant l'exécution de la première opération, exécute la première opération. Le séquenceur, lors de la réception d'un second ensemble de commandes ordonnant l'exécution de la seconde opération lorsque la première opération est en cours d'exécution, suspend la première opération et exécute la seconde opération, ou exécute la seconde opération en parallèle avec la première opération, sur la base de l'adresse d'un bloc pour la première opération et de l'adresse d'un bloc pour la seconde opération.
(JA)
実施形態の半導体記憶装置は、複数のプレーンと、シーケンサとを含む。複数のプレーンの各々は、メモリセルの集合であるブロックを複数有する。シーケンサは、第1動作と、第1動作よりも短い第2動作とを実行する。シーケンサは、第1動作の実行を指示する第1コマンドセットを受信すると前記第1動作を実行する。シーケンサは、第1動作を実行している間に第2動作の実行を指示する第2コマンドセットを受信すると、第1動作の対象であるブロックのアドレスと第2動作の対象であるブロックのアドレスとに基づいて、第1動作をサスペンドして第2動作を実行する、又は第1動作と並行して第2動作を実行する。
Latest bibliographic data on file with the International Bureau