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1. WO2020095093 - OPTIMIZED IMPLEMENTATION OF (DE-)INTERLEAVING AND RATE (DE-)MATCHING FOR 3GPP NEW RADIO

Publication Number WO/2020/095093
Publication Date 14.05.2020
International Application No. PCT/IB2018/058754
International Filing Date 07.11.2018
IPC
H03M 13/27 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
27using interleaving techniques
H03M 13/11 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
MCODING, DECODING OR CODE CONVERSION, IN GENERAL
13Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
05using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
11using multiple parity bits
Applicants
  • TELEFONAKTIEBOLAGET LM ERICSSON (PUBL) [SE]/[SE]
Inventors
  • LIU, Qiangchao
  • CHEN, Xixian
  • NEZAMI, Yashar
Agents
  • WEISBERG, Alan M.
Priority Data
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) OPTIMIZED IMPLEMENTATION OF (DE-)INTERLEAVING AND RATE (DE-)MATCHING FOR 3GPP NEW RADIO
(FR) MISE EN ŒUVRE OPTIMISÉE DE (DÉS-)ENTRELACEMENT ET (DÉS-)ADAPTATION DE DÉBIT POUR UNE NOUVELLE RADIO 3 GPP
Abstract
(EN)
Apparatuses and methods are disclosed for a communication device associated with a wireless transmission. In one embodiment, a method includes performing one of a low-density parity check, LDPC, decoding process and an LDPC encoding process by loading a set of bits, in parallel, into a plurality of registers, the set of bits being distributed among the plurality of registers; one of de-interleaving and interleaving the loaded set of bits within the plurality of registers by rearranging the loaded set of bits into one of a de-interleaved and an interleaved set of bits; and after the set of bits is rearranged into the one of the de-interleaved and the interleaved set of bits within the plurality of registers, writing the one of the de-interleaved and the interleaved set of bits, in parallel, from the plurality of registers to memory.
(FR)
L'invention concerne des appareils et des procédés pour un dispositif de communication associé à une transmission sans fil. Dans un mode de réalisation, un procédé comprend la réalisation d'un processus de contrôle de parité à faible densité, LDPC, de décodage et d'un processus de codage LDPC par chargement d'un ensemble de bits, en parallèle, dans une pluralité de registres, l'ensemble de bits étant distribué parmi la pluralité de registres ; le désentrelacement ou l'entrelacement de l'ensemble chargé de bits à l'intérieur de la pluralité de registres par réagencement de l'ensemble chargé de bits dans l'un d'un ensemble de bits désentrelacés ou entrelacés ; et après que l'ensemble de bits est réarrangé dans l'ensemble des bits désentrelacés ou entrelacés à l'intérieur de la pluralité de registres, l'écriture de l'un des ensembles de bits désentrelacés ou entrelacés, en parallèle, de la pluralité de registres à la mémoire.
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