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1. WO2020090930 - METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING DAMASCENE WIRING STRUCTURE, SEMICONDUCTOR SUBSTRATE, AND DAMASCENE WIRING STRUCTURE

Publication Number WO/2020/090930
Publication Date 07.05.2020
International Application No. PCT/JP2019/042668
International Filing Date 30.10.2019
IPC
H01L 21/3205 2006.01
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18the devices having semiconductor bodies comprising elements of group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20-H01L21/26142
31to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers; Selection of materials for these layers
3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers, on insulating layers; After-treatment of these layers
Applicants
  • 浜松ホトニクス株式会社 HAMAMATSU PHOTONICS K.K. [JP]/[JP]
Inventors
  • 井上 直 INOUE Nao
  • 伊藤 穣 ITO Jo
  • 田中 豪 TANAKA Go
  • 飯間 敦矢 IIMA Atsuya
  • 鈴木 大幾 SUZUKI Daiki
  • 柴山 勝己 SHIBAYAMA Katsumi
Agents
  • 長谷川 芳樹 HASEGAWA Yoshiki
  • 黒木 義樹 KUROKI Yoshiki
  • 柴山 健一 SHIBAYAMA Kenichi
Priority Data
2018-20535131.10.2018JP
2019-17996430.09.2019JP
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING DAMASCENE WIRING STRUCTURE, SEMICONDUCTOR SUBSTRATE, AND DAMASCENE WIRING STRUCTURE
(FR) PROCÉDÉ DE FABRICATION DE SUBSTRAT SEMI-CONDUCTEUR, PROCÉDÉ DE FABRICATION DE STRUCTURE DE CÂBLAGE DE DAMASQUINAGE, SUBSTRAT SEMI-CONDUCTEUR ET STRUCTURE DE CÂBLAGE DE DAMASQUINAGE
(JA) 半導体基板の製造方法、ダマシン配線構造の製造方法、半導体基板、及びダマシン配線構造
Abstract
(EN)
A method for manufacturing a semiconductor substrate according to one embodiment of the present invention includes: a first step of subjecting a main surface of the substrate to processing including isotropic etching to form a groove portion having a bottom surface, and side surfaces on which scallops are formed; a second step of carrying out at least one of a hydrophilizing process with respect to the side surfaces of the groove portion, and a degassing process with respect to the groove portion; and a third step of flattening the side surfaces by carrying out anisotropic wet etching with the bottom surface of the groove portion present, to remove the scallops formed on the side surfaces of the groove portion.
(FR)
Un procédé de fabrication d'un substrat semi-conducteur selon un mode de réalisation de la présente invention comprend : une première étape consistant à soumettre une surface principale du substrat à un traitement comprenant une gravure isotrope pour former une partie de rainure ayant une surface inférieure, et des surfaces latérales sur lesquelles sont formées des échancrures ; une seconde étape consistant à effectuer au moins un processus d'hydrophilisation par rapport aux surfaces latérales de la partie de rainure, et un processus de dégazage par rapport à la partie de rainure ; et une troisième étape consistant à aplatir les surfaces latérales en réalisant une gravure humide anisotrope avec la surface inférieure de la partie de rainure présente, pour retirer les dentelures formées sur les surfaces latérales de la partie de rainure.
(JA)
一実施形態に係る半導体基板の製造方法は、等方性エッチングを含む処理を基板の主面に施すことにより、底面とスキャロップが形成された側面とを有する溝部を形成する第1工程と、溝部の側面に対する親水化処理及び溝部に対する脱気処理の少なくとも一方を行う第2工程と、溝部の底面が存在する状態で、異方性のウェットエッチングを行うことにより、溝部の側面に形成されたスキャロップを除去し、側面を平坦化する第3工程と、を含む。
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