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1. WO2020087393 - METHOD FOR PREPARING NEGATIVE-CAPACITANCE FIN FIELD-EFFECT TRANSISTOR AND NEGATIVE-CAPACITANCE FIN FIELD-EFFECT TRANSISTOR

Publication Number WO/2020/087393
Publication Date 07.05.2020
International Application No. PCT/CN2018/113178
International Filing Date 31.10.2018
IPC
H01L 29/78 2006.01
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having at least one potential-jump barrier or surface barrier; Capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof
66Types of semiconductor device
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified, or switched
76Unipolar devices
772Field-effect transistors
78with field effect produced by an insulated gate
H01L 21/336 2006.01
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18the devices having semiconductor bodies comprising elements of group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
334Multistep processes for the manufacture of devices of the unipolar type
335Field-effect transistors
336with an insulated gate
Applicants
  • 华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN]/[CN]
Inventors
  • 张日清 ZHANG, Riqing
  • 夏禹 XIA, Yu
Agents
  • 广州三环专利商标代理有限公司 SCIHEAD IP LAW FIRM
Priority Data
Publication Language Chinese (ZH)
Filing Language Chinese (ZH)
Designated States
Title
(EN) METHOD FOR PREPARING NEGATIVE-CAPACITANCE FIN FIELD-EFFECT TRANSISTOR AND NEGATIVE-CAPACITANCE FIN FIELD-EFFECT TRANSISTOR
(FR) PROCÉDÉ DE PRÉPARATION D'UN TRANSISTOR À EFFET DE CHAMP À AILETTE À CAPACITÉ NÉGATIVE ET TRANSISTOR À EFFET DE CHAMP À AILETTE À CAPACITÉ NÉGATIVE
(ZH) 负电容鳍式场效应管的制备方法及负电容鳍式场效应管
Abstract
(EN)
Disclosed are a method for preparing a negative-capacitance fin field-effect transistor and the negative-capacitance fin field-effect transistor. The method comprises: providing a semiconductor substrate provided with a fin portion thereon; forming a first gate insulating layer covering a top surface and a side wall of the fin portion, and the semiconductor substrate; forming a sacrificial gate across the fin portion on the first gate insulating layer; using the sacrificial gate as a mask to dope portions, disposed on two sides of the sacrificial gate, in the fin portion so as to form a source region and a drain region; forming an insulating layer flush with a surface of the sacrificial gate on the semiconductor substrate; removing the sacrificial gate so as to form a groove; and sequentially forming a second gate insulating layer and a metal gate structure on a side surface of and at the bottom of the groove, or forming a metal gate structure filling the groove, wherein the first gate insulating layer and/or the second gate insulating layer comprise a ferroelectric material layer. According to the embodiments of the present invention, by partially using a gate first process and partially using a gate last process for gate insulating layers, the complexity of a structure formed in a groove is reduced and the performance of a device is improved.
(FR)
L'invention concerne un procédé de préparation d'un transistor à effet de champ à ailette à capacité négative et le transistor à effet de champ à ailette à capacité négative. Le procédé comprend : la fourniture d'un substrat semi-conducteur pourvu d'une partie ailette ; la formation d'une première couche d'isolation de grille recouvrant une surface supérieure et une paroi latérale de la partie ailette et le substrat semi-conducteur ; la formation d'une grille sacrificielle à travers la partie ailette sur la première couche d'isolation de grille ; l'utilisation de la grille sacrificielle comme masque pour doper des parties, disposées sur deux côtés de la grille sacrificielle, dans la partie ailette de façon à former une région de source et une région de drain ; la formation d'une couche d'isolation affleurant une surface de la grille sacrificielle sur le substrat semi-conducteur ; le retrait de la grille sacrificielle de façon à former une rainure ; et la formation séquentielle d'une seconde couche d'isolation de grille et d'une structure de grille métallique sur une surface latérale de la rainure et au niveau du fond de la rainure, ou la formation d'une structure de grille métallique remplissant la rainure, la première couche d'isolation de grille et/ou la seconde couche d'isolation de grille comprenant une couche de matériau ferroélectrique. Selon les modes de réalisation de la présente invention, en utilisant partiellement un premier processus de grille et en utilisant partiellement un dernier processus de grille pour des couches d'isolation de grille, la complexité d'une structure formée dans une rainure est réduite et les performances d'un dispositif sont améliorées.
(ZH)
本申请实施例公开了一种负电容鳍式场效应管的制备方法及负电容场效应晶体管,该方法包括:提供半导体衬底,其上具有鳍部;形成覆盖鳍部的顶面和侧壁、半导体衬底的第一栅绝缘层;在第一栅绝缘层上形成横跨鳍部的牺牲栅极;以牺牲栅极为掩膜,对鳍部中设于牺牲栅极两侧的部分进行掺杂,形成源区和漏区;在半导体衬底上形成与所述牺牲栅极的表面平齐的绝缘层;去除牺牲栅极,形成凹槽;在凹槽的侧面和底部依次形成第二栅绝缘层和金属栅结构,或,形成填充凹槽的金属栅结构;其中,第一栅绝缘层和/或第二栅绝缘层包括铁电材料层。本发明实施例通过将栅绝缘层部分采用先栅工艺部分采用后栅工艺,减少了凹槽中形成的结构的复杂度,提高器件的性能。。
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