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1. WO2020068324 - CALIBRATED BIASING OF SLEEP TRANSISTOR IN INTEGRATED CIRCUITS

Publication Number WO/2020/068324
Publication Date 02.04.2020
International Application No. PCT/US2019/047780
International Filing Date 22.08.2019
IPC
H03K 19/00 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
CPC
H03K 19/0013
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
0008Arrangements for reducing power consumption
0013in field effect transistor circuits
H03K 19/0016
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
0008Arrangements for reducing power consumption
0016by using a control or a clock signal, e.g. in order to apply power supply
Applicants
  • INTEL CORPORATION [US]/[US]
Inventors
  • BANG, Suyoung
  • KHELLAH, Muhammad
  • AUGUSTINE, Charles
  • MEINERZHAGEN, Pascal
  • CHO, Minki
Agents
  • PARKER, Wesley E.
  • AUYEUNG, Al
  • BERNADICOU, Michael A.
  • BLAIR, Steven R.
  • BLANK, Eric S.
  • BRASK, Justin K.
  • COFIELD, Michael A.
  • MAKI, Nathan R.
  • RASKIN, Vladimir
  • STRAUSS, Ryan N.
  • SULLIVAN, Stephen
  • WANG, Yuke
  • WARD, Jonathan M.
  • YATES, Steven D.
  • ZACHARIAH, Linda S.
  • ZHANG, Peiling
Priority Data
16/145,59828.09.2018US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) CALIBRATED BIASING OF SLEEP TRANSISTOR IN INTEGRATED CIRCUITS
(FR) POLARISATION ÉTALONNÉE D'UN TRANSISTOR DE VEILLE DANS DES CIRCUITS INTÉGRÉS
Abstract
(EN)
Embodiments include apparatuses, methods, and systems associated with biasing a sleep transistor (also referred to as a power gate transistor) in an integrated circuit. The sleep transistor may be coupled between a load circuit and a power rail, the sleep transistor to be on in an active mode to provide the supply voltage to the load circuit, and to be off in a sleep mode to disconnect the load circuit from the power rail. The bias circuit may be coupled to the gate terminal of the sleep transistor to provide a calibrated gate voltage to the gate terminal during the sleep mode. The calibrated gate voltage may be based on a subthreshold leakage current and a gate-induced drain leakage (GIDL) current of the sleep transistor or a replica sleep transistor designed to replicate the leakage current of the sleep transistor. Other embodiments may be described and claimed.
(FR)
L’invention concerne, selon certains modes de réalisation, des appareils, des procédés et des systèmes associés à la polarisation d'un transistor de veille (également appelé transistor à grille de puissance) dans un circuit intégré. Le transistor de veille peut être couplé entre un circuit de charge et un rail d'alimentation, le transistor de veille étant activé dans un mode actif pour fournir la tension d'alimentation au circuit de charge, et désactivé dans un mode veille pour déconnecter le circuit de charge du rail d'alimentation. Le circuit de polarisation peut être couplé à la borne de grille du transistor de veille pour fournir une tension de grille étalonnée au terminal de grille pendant le mode veille. La tension de grille étalonnée peut être basée sur un courant de fuite de sous-seuil et un courant de fuite de drain induit par grille (GIDL) du transistor de veille ou d'un transistor de veille de réplique conçu pour reproduire le courant de fuite du transistor de veille. D'autres modes de réalisation peuvent faire l'objet d'une description et de revendications.
Also published as
Latest bibliographic data on file with the International Bureau