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1. (WO2020005432) DEVICE, METHOD AND SYSTEM FOR ON-CHIP GENERATION OF A REFERENCE CLOCK SIGNAL
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Pub. No.: WO/2020/005432 International Application No.: PCT/US2019/034099
Publication Date: 02.01.2020 International Filing Date: 28.05.2019
IPC:
G06F 1/04 (2006.01) ,H03L 7/08 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
1
Details not covered by groups G06F3/-G06F13/82
04
Generating or distributing clock signals or signals derived directly therefrom
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
08
Details of the phase-locked loop
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, CA 95054, US
Inventors:
KURD, Nasser; US
RAGLAND, Daniel; US
AMBARDEKAR, Ameya; US
FALLIN, John; US
MOSALIKANTI, Praveen; US
GROSSNICKLE, Vaughn J.; US
Agent:
MILLER, Dermot G.; US
Priority Data:
16/019,92427.06.2018US
Title (EN) DEVICE, METHOD AND SYSTEM FOR ON-CHIP GENERATION OF A REFERENCE CLOCK SIGNAL
(FR) DISPOSITIF, PROCÉDÉ ET SYSTÈME DE GÉNÉRATION SUR PUCE D'UN SIGNAL D'HORLOGE DE RÉFÉRENCE
Abstract:
(EN) Techniques and mechanisms for an integrated circuit (IC) chip to generate a clock signal for use by one or more resources of the IC chip. In an embodiment, a clock signal is generated with phase-locked loop (PLL) circuitry of an IC chip based on a cyclical signal which is provided to the IC chip by an external source. A supply voltage provided to the PLL circuitry is automatically updated based on one of a requested frequency for the clock signal, a frequency of the received cyclical signal, or a voltage of a control signal used by a voltage controlled oscillator of the PLL circuitry. In another embodiment, a series of incremental changes to a frequency of the clock signal is automatically performed according to a predefined overclocking scheme or underclocking scheme.
(FR) L'invention concerne des techniques et des mécanismes pour qu'une puce de circuit intégré (IC) génère un signal d'horloge destiné à être utilisé par une ou plusieurs ressources de la puce de circuit intégré. Selon un mode de réalisation, un signal d'horloge est généré avec un ensemble de circuits de boucle à verrouillage de phase (PLL) d'une puce de circuit intégré sur la base d'un signal cyclique qui est fourni à la puce de circuit intégré par une source externe. Une tension d'alimentation fournie à l'ensemble de circuits de boucle PLL est automatiquement mise à jour sur la base soit d'une fréquence demandée pour le signal d'horloge, soit d'une fréquence du signal cyclique reçu, soit d'une tension d'un signal de commande utilisé par un oscillateur commandé en tension de l'ensemble de circuits de boucle PLL. Dans un autre mode de réalisation, une série de changements incrémentiels à une fréquence du signal d'horloge est automatiquement effectuée selon un schéma de surcadençage prédéfini ou un schéma de sous-cadençage.
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Publication Language: English (EN)
Filing Language: English (EN)