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1. WO2020003519 - SEMICONDUCTOR MEMORY DEVICE AND DATA WRITING METHOD

Publication Number WO/2020/003519
Publication Date 02.01.2020
International Application No. PCT/JP2018/024905
International Filing Date 29.06.2018
IPC
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
7
Arrangements for writing information into, or reading information out from, a digital store
12
Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
11
Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21
using electric elements
34
using semiconductor devices
40
using transistors
41
forming cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
413
Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
417
for memory cells of the field-effect type
419
Read-write (R-W) circuits
G11C 7/12 (2006.01)
G11C 11/419 (2006.01)
CPC
G11C 11/419
G11C 5/145
G11C 7/1084
G11C 7/1087
G11C 7/109
G11C 7/1096
Applicants
  • 株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
Inventors
  • 山上 由展 YAMAGAMI Yoshinobu; JP
Agents
  • 特許業務法人前田特許事務所 MAEDA & PARTNERS; 大阪府大阪市北区堂島浜1丁目2番1号 新ダイビル23階 Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
Priority Data
Publication Language Japanese (JA)
Filing Language Japanese (JA)
Designated States
Title
(EN) SEMICONDUCTOR MEMORY DEVICE AND DATA WRITING METHOD
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS ET PROCÉDÉ D'ÉCRITURE DE DONNÉES
(JA) 半導体記憶装置およびデータ書き込み方法
Abstract
(EN)
According to the present invention, a memory cell array (1) includes a plurality of memory cells (MC) connected to a pair of bit lines (BL, BL) and a word line (WL). A writing circuit (10) includes a negative potential generation circuit (30) that generates a potential that is lower than a lower power supply potential supplied to the memory cell (MC). The writing circuit (10) activates the negative potential generation circuit (30) when a write mask signal (BWE) indicates an enabled state, and supplies the potential generated by the negative potential generation circuit (30) to the bit line that supplies raw data. Conversely, the writing circuit (10) inactivates the negative potential generation circuit (30) when the write mask signal (BWE) indicates a disabled state, without supplying data to the pair of bit lines.
(FR)
Selon la présente invention, un réseau de cellules de mémoire (1) comprend une pluralité de cellules de mémoire (MC) connectées à une paire de lignes de bits (BL, BL) et à une ligne de mots (WL). Un circuit d'écriture (10) comprend un circuit de génération de potentiel négatif (30) qui génère un potentiel qui est inférieur à un potentiel d'alimentation électrique inférieur fourni à la cellule de mémoire (MC). Le circuit d'écriture (10) active le circuit de génération de potentiel négatif (30) lorsqu'un signal de masque d'écriture (BWE) indique un état activé, et fournit le potentiel généré par le circuit de génération de potentiel négatif (30) à la ligne de bits qui fournit des données brutes. Inversement, le circuit d'écriture (10) désactive le circuit de génération de potentiel négatif (30) lorsque le signal de masque d'écriture (BWE) indique un état désactivé, sans fournir de données à la paire de lignes de bits.
(JA)
メモリセルアレイ(1)は、ビット線対(BL,/BL)およびワード線(WL)に接続された複数個のメモリセル(MC)を備える。書き込み回路(10)は、メモリセル(MC)に与えられる低い方の電源電位よりも低い電位を生成する負電位生成回路(30)を有する。書き込み回路(10)は、ライトマスク信号(BWE)がイネーブル状態を示すとき、負電位生成回路(30)をアクティブにし、ローデータを供給するビット線に負電位生成回路(30)が生成した電位を供給する。一方、ライトマスク信号(BWE)がディセーブル状態を示すとき、ビット線対へのデータ供給を行わず、負電位生成回路(30)をインアクティブにする。
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