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1. (WO2019067382) DUAL DAMASCENE PROCESS FOR FORMING VIAS AND INTERCONNECTS IN AN INTEGRATED CIRCUIT STRUCTURE
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Pub. No.: WO/2019/067382 International Application No.: PCT/US2018/052521
Publication Date: 04.04.2019 International Filing Date: 25.09.2018
IPC:
H01L 21/768 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70
Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in or on a common substrate or of specific parts thereof; Manufacture of integrated circuit devices or of specific parts thereof
71
Manufacture of specific parts of devices defined in group H01L21/7086
768
Applying interconnections to be used for carrying current between separate components within a device
Applicants:
MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Blvd. Chandler, Arizona 85224-6199, US
Inventors:
SATO, Justin Hiroki; US
HAMLIN, Bonnie; US
TAYLOR, Andrew; US
CHEN, Bomy; US
HENNES, Brian; US
Agent:
SLAYDEN, Bruce W., II; US
Priority Data:
16/103,53814.08.2018US
62/563,30226.09.2017US
Title (EN) DUAL DAMASCENE PROCESS FOR FORMING VIAS AND INTERCONNECTS IN AN INTEGRATED CIRCUIT STRUCTURE
(FR) PROCÉDÉ DE DAMASQUINAGE DOUBLE POUR FORMER DES TROUS D'INTERCONNEXION ET DES INTERCONNEXIONS DANS UNE STRUCTURE DE CIRCUIT INTÉGRÉ
Abstract:
(EN) A method of forming interconnects in a semiconductor device is provided. A mask including first and second openings is formed over a non-conductive structure. An etch is performed through the mask openings to define (a) a via trench having a via trench width and (b) an interconnect trench having a smaller width than the via trench width. A fill layer is deposited over the structure and (a) fills only a partial width of the via trench to thereby define via trench cavity and (b) fills the full width of the interconnect trench. A further etch is performed through the via trench cavity to form a via opening extending downwardly from the via trench. The remaining fill layer material is removed. The interconnect trench, via trench, and via opening are metallized to form a trench interconnect, a via interconnect, and a via extending downwardly from the via interconnect.
(FR) L'invention concerne un procédé de formation d'interconnexions dans un dispositif à semi-conducteur. Un masque comprenant des première et seconde ouvertures est formé sur une structure non conductrice. Une gravure est effectuée à travers les ouvertures de masque pour définir (a) une tranchée à trou d'interconnexion ayant une largeur de tranchée à trou d'interconnexion et (b) une tranchée d'interconnexion ayant une largeur inférieure à la largeur de tranchée à trou d'interconnexion. Une couche de remplissage est déposée sur la structure et (a) remplit seulement une largeur partielle de la tranchée à trou d'interconnexion pour définir ainsi une cavité de tranchée à trou d'interconnexion et (b) remplit la pleine largeur de la tranchée d'interconnexion. Une gravure supplémentaire est effectuée à travers la cavité de tranchée d'interconnexion pour former une ouverture de trou d'interconnexion s'étendant vers le bas à partir de la tranchée à trou d'interconnexion. Le matériau de couche de remplissage restant est retiré. La tranchée d'interconnexion, la tranchée à trou d'interconnexion, et une ouverture d'interconnexion sont métallisées pour former une interconnexion de tranchée, une interconnexion de trou d'interconnexion, et un trou d'interconnexion s'étendant vers le bas à partir de l'interconnexion de trou d'interconnexion.
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Publication Language: English (EN)
Filing Language: English (EN)