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1. (WO2019067251) ONE CHECK FAIL BYTE (CFBYTE) SCHEME
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Pub. No.: WO/2019/067251 International Application No.: PCT/US2018/051353
Publication Date: 04.04.2019 International Filing Date: 17.09.2018
IPC:
G11C 16/34 (2006.01) ,G11C 16/26 (2006.01) ,G11C 16/04 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
06
Auxiliary circuits, e.g. for writing into memory
34
Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
06
Auxiliary circuits, e.g. for writing into memory
26
Sensing or reading circuits; Data output circuits
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
04
using variable threshold transistors, e.g. FAMOS
Applicants:
MICRON TECHNOLOGY, INC. [US/US]; 8000 So. Federal Way Boise, ID 83716-9632, US
Inventors:
MADRASWALA, Aliasgar, S.; US
GAEWSKY, Kristopher, H.; US
PRABHU, Naveen, Vittal; US
SULE, Purval, S.; US
BEMALKHEDKAR, Trupti; US
TAILOR, Nehul, N.; US
NGO, Quan, H.; US
SRINIVASAN, Dheeraj; US
Agent:
PERDOK, Monique, M.; US
ARORA, Suneel; US
BEEKMAN, Marvin, L.; US
BLACK, David, W.; US
SCHEER, Bradley, W.; US
Priority Data:
15/717,55427.09.2017US
Title (EN) ONE CHECK FAIL BYTE (CFBYTE) SCHEME
(FR) SCHÉMA D'OCTET DE DÉFAILLANCE DE VÉRIFICATION (CFBYTE)
Abstract:
(EN) Various embodiments can include apparatus and methods to perform a one check failure byte (CFBYTE) scheme in programming of a memory device. In programming memory cells in which each memory cell can store multiple bits, the multiple bits being a n-tuple of bits of a set of n-tuples of bits with each n-tuple of the set associated with a level of a set of levels of threshold voltages for the memory cells. Verification of a program algorithm can be structured based on a programming algorithm that proceeds in a progressive manner by placing a threshold voltage of one level/distribution at a time. The routine of this progression can be used to perform just one failure byte check for that specific target distribution only, thus eliminating the need to check failure byte for all subsequent target distribution during every stage of program algorithm. Additional apparatus, systems, and methods are disclosed.
(FR) Divers modes de réalisation peuvent comprendre un appareil et des procédés pour effectuer un schéma d'octet de défaillance de vérification (CFBYTE) dans la programmation d'un dispositif de mémoire. Dans des cellules de mémoire de programmation dans lesquelles chaque cellule de mémoire peut stocker de multiples bits, les multiples bits étant un n-uplet de bits d'un ensemble de n-uplets de bits avec chaque n-uplet de l'ensemble associé à un niveau d'un ensemble de niveaux de tensions de seuil pour les cellules de mémoire. La vérification d'un algorithme de programme peut être structurée sur la base d'un algorithme de programmation qui se déroule de manière progressive en plaçant une tension de seuil d'un niveau/distribution à la fois. La routine de cette progression peut être utilisée pour effectuer une seule vérification d'octet de défaillance pour cette distribution cible spécifique uniquement, éliminant ainsi le besoin de vérifier un octet de défaillance pour toutes les distributions cibles ultérieures pendant chaque étape d'algorithme de programme. La présente invention concerne en outre un appareil, des systèmes et des procédés supplémentaires.
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European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)