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1. (WO2019067115) APPARATUS AND METHOD FOR MULTI-LEVEL CACHE REQUEST TRACKING
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Pub. No.: WO/2019/067115 International Application No.: PCT/US2018/047647
Publication Date: 04.04.2019 International Filing Date: 23.08.2018
IPC:
G06F 12/0811 (2016.01) ,G06F 12/0888 (2016.01) ,G06F 12/0897 (2016.01)
[IPC code unknown for G06F 12/0811][IPC code unknown for G06F 12/0888][IPC code unknown for G06F 12/0897]
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
BLANKENSHIP, Robert G.; US
SURY, Samantika S.; US
Agent:
WEBSTER, Thomas C.; Nicholson Devos Webster & Elliott LLP 99 Almaden Boulevard Suite 710 San Jose, California 95113, US
Priority Data:
15/721,49929.09.2017US
Title (EN) APPARATUS AND METHOD FOR MULTI-LEVEL CACHE REQUEST TRACKING
(FR) APPAREIL ET PROCÉDÉ DE SUIVI DE REQUÊTE DE MÉMOIRE CACHE MULTINIVEAU
Abstract:
(EN) An apparatus and method for multi-level cache request tracking. For example, one embodiment of a processor comprises: one or more cores to execute instructions and process data; a memory subsystem comprising a system memory and a multi-level cache hierarchy; a primary tracker to store a first entry associated with a memory request to transfer a cache line from the system memory or a first cache within the cache hierarchy to a second cache; primary tracker allocation circuitry to allocate and deallocate entries within the primary tracker; a secondary tracker to store a second entry associated with the memory request; secondary tracker allocation circuitry to allocate and deallocate entries within the secondary tracker; the primary tracker allocation circuitry to deallocate the first entry in response to a first indication that one or more cache coherence requirements associated with the cache line have been resolved, the secondary tracker allocation circuitry to deallocate the second entry in response to a second indication related to transmission of the cache line to the second cache.
(FR) L'invention porte sur un appareil et un procédé de suivi de requête de mémoire cache multiniveau. Par exemple, un mode de réalisation d'un processeur comprend : un ou plusieurs cœurs pour exécuter des instructions et traiter des données ; un sous-système de mémoire comprenant une mémoire système et une hiérarchie de mémoire cache multiniveau ; un dispositif de suivi primaire pour stocker une première entrée associée à une requête de mémoire pour transférer une ligne de mémoire cache de la mémoire système ou une première mémoire cache dans la hiérarchie de mémoire cache à une seconde mémoire cache ; des circuits d'affectation de dispositif de suivi primaire pour affecter et désaffecter des entrées dans le dispositif de suivi primaire ; un dispositif de suivi secondaire pour stocker une seconde entrée associée à la requête de mémoire ; des circuits d'affectation de dispositif de suivi secondaire pour affecter et désaffecter des entrées dans le dispositif de suivi secondaire ; les circuits d'affectation de dispositif de suivi primaire pour désaffecter la première entrée en réponse à une première indication selon laquelle une ou plusieurs exigences de cohérence de mémoire cache associées à la ligne de mémoire cache ont été satisfaites, les circuits d'affectation de dispositif de suivi secondaire pour désaffecter la seconde entrée en réponse à une seconde indication relative à la transmission de la ligne de mémoire cache à la seconde mémoire cache.
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Publication Language: English (EN)
Filing Language: English (EN)