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1. (WO2019066977) ELECTROLESS METAL-DEFINED THIN PAD FIRST LEVEL INTERCONNECTS FOR LITHOGRAPHICALLY DEFINED VIAS
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Pub. No.: WO/2019/066977 International Application No.: PCT/US2017/054638
Publication Date: 04.04.2019 International Filing Date: 29.09.2017
IPC:
H01L 23/522 (2006.01) ,H01L 23/498 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
52
Arrangements for conducting electric current within the device in operation from one component to another
522
including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
48
Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads or terminal arrangements
488
consisting of soldered or bonded constructions
498
Leads on insulating substrates
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventors:
ALEKSOV, Aleksandar; US
STRONG, Veronica; US
DARMAWIKARTA, Kristof; US
SARKAR, Arnab; US
Agent:
GILBERT, Scott E.; US
Priority Data:
Title (EN) ELECTROLESS METAL-DEFINED THIN PAD FIRST LEVEL INTERCONNECTS FOR LITHOGRAPHICALLY DEFINED VIAS
(FR) INTERCONNEXIONS DE PREMIER NIVEAU À PLOTS MINCES DÉFINIS PAR UN MÉTAL AUTOCATALYTIQUE POUR TROUS D'INTERCONNEXION DÉFINIS PAR LITHOGRAPHIE
Abstract:
(EN) A package substrate, comprising a package comprising a substrate, the substrate comprising a dielectric layer, a via extending to a top surface of the dielectric layer; and a bond pad stack having a central axis and extending laterally from the via over the first layer. The bond pad stack is structurally integral with the via, wherein the bond pad stack comprises a first layer comprising a first metal disposed on the top of the via and extends laterally from the top of the via over the top surface of the dielectric layer adjacent to the via. The first layer is bonded to the top of the via and the dielectric layer, and a second layer is disposed over the first layer. A third layer is disposed over the second layer. The second layer comprises a second metal and the third layer comprises a third metal. The second layer and the third layer are electrically coupled to the via.
(FR) L'invention concerne un substrat de boîtier, comprenant un boîtier comprenant un substrat, le substrat comprenant une couche diélectrique, un trou d'interconnexion s'étendant jusqu'à une surface supérieure de la couche diélectrique ; et un empilement de plots de connexion ayant un axe central et s'étendant latéralement à partir du trou d'interconnexion sur la première couche. L'empilement de plots de connexion est structurellement solidaire du trou d'interconnexion, l'empilement de plots de connexion comprenant une première couche comprenant un premier métal disposé sur la partie supérieure du trou d'interconnexion et s'étendant latéralement à partir de la partie supérieure du trou d'interconnexion sur la surface supérieure de la couche diélectrique adjacente au trou d'interconnexion. La première couche est liée à la partie supérieure du trou d'interconnexion et à la couche diélectrique, et une seconde couche est disposée sur la première couche. Une troisième couche est disposée sur la seconde couche. La seconde couche comprend un second métal et la troisième couche comprend un troisième métal. La seconde couche et la troisième couche sont électriquement couplées au trou d'interconnexion.
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Publication Language: English (EN)
Filing Language: English (EN)