Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2019066927) CHARGE TRAP LAYER IN BACK-GATED THIN-FILM TRANSISTORS
Latest bibliographic data on file with the International BureauSubmit observation

Pub. No.: WO/2019/066927 International Application No.: PCT/US2017/054415
Publication Date: 04.04.2019 International Filing Date: 29.09.2017
IPC:
H01L 29/786 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29
Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having at least one potential-jump barrier or surface barrier; Capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof
66
Types of semiconductor device
68
controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified, or switched
76
Unipolar devices
772
Field-effect transistors
78
with field effect produced by an insulated gate
786
Thin-film transistors
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
SHARMA, Abhishek A.; US
LE, Van H.; US
KAVALIEROS, Jack T.; US
WEBER, Cory E.; US
MA, Sean T.; US
GHANI, Tahir; US
SHIVARAMAN, Shriram; US
DEWEY, Gilbert; US
Agent:
WAGAR, Bruce A.; US
Priority Data:
Title (EN) CHARGE TRAP LAYER IN BACK-GATED THIN-FILM TRANSISTORS
(FR) COUCHE DE PIÉGEAGE DE CHARGE DANS DES TRANSISTORS À COUCHES MINCES À SUBSTRAT
Abstract:
(EN) A back-gated thin-film transistor (TFT) includes a gate electrode, a gate dielectric on the gate electrode, an active layer on the gate dielectric and having source and drain regions and a semiconductor region physically connecting the source and drain regions, a capping layer on the semiconductor region, and a charge trap layer on the capping layer. In an embodiment, a memory cell includes this back-gated TFT and a capacitor, the gate electrode being electrically connected to a wordline and the source region being electrically connected to a bitline, the capacitor having a first terminal electrically connected to the drain region, a second terminal, and a dielectric medium electrically separating the first and second terminals. In another embodiment, an embedded memory includes wordlines extending in a first direction, bitlines extending in a second direction crossing the first direction, and several such memory cells at crossing regions of the wordlines and bitlines.
(FR) Un transistor à couches minces (TFT) à substrat comprend une électrode de grille, un diélectrique de grille sur l'électrode de grille, une couche active sur le diélectrique de grille et ayant des régions de source et de drain et une région semi-conductrice connectant physiquement les régions de source et de drain, une couche de recouvrement sur la région semi-conductrice, et une couche de piégeage de charge sur la couche de recouvrement. Selon un mode de réalisation, une cellule de mémoire comprend ce TFT à substrat et un condensateur, l'électrode de grille étant électriquement connectée à une ligne de mots et la région de source étant électriquement connectée à une ligne de bits, le condensateur ayant une première borne connectée électriquement à la région de drain, une seconde borne, et un milieu diélectrique séparant électriquement les première et seconde bornes. Selon un autre mode de réalisation, une mémoire intégrée comprend des lignes de mots s'étendant dans une première direction, des lignes de bits s'étendant dans une seconde direction croisant la première direction, et plusieurs de ces cellules de mémoire à des régions de croisement des lignes de mots et des lignes de bits.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)