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1. (WO2019066798) INSTRUCTIONS FOR VECTOR UNSIGNED MULTIPLICATION AND ACCUMULATION OF UNSIGNED DOUBLEWORDS
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Pub. No.: WO/2019/066798 International Application No.: PCT/US2017/053650
Publication Date: 04.04.2019 International Filing Date: 27.09.2017
IPC:
G06F 9/30 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054, US
Inventors:
MADDURI, Venkateswara, R.; US
MURRAY, Carl; IE
OULD-AHMED-VALL, Elmoustapha; US
CHARNEY, Mark, J.; US
VALENTINE, Robert; IL
CORBAL, Jesus; US
Agent:
PARVIN, S., Kameron; US
NICHOLSON, David, F.; US
Priority Data:
Title (EN) INSTRUCTIONS FOR VECTOR UNSIGNED MULTIPLICATION AND ACCUMULATION OF UNSIGNED DOUBLEWORDS
(FR) INSTRUCTIONS POUR LA MULTIPLICATION ET L'ACCUMULATION NON SIGNÉES DE VECTEURS DE MOTS DOUBLES NON SIGNÉS
Abstract:
(EN) Disclosed embodiments relate to executing a vector unsigned multiplication and accumulation instruction. In one example, a processor includes fetch circuitry to fetch a vector unsigned multiplication and accumulation instruction having fields for an opcode, first and second source identifiers, a destination identifier, and an immediate, wherein the identified sources and destination are same-sized registers, decode circuitry to decode the fetched instruction, and execution circuitry to execute the decoded instruction, on each corresponding pair of first and second quadwords of the identified first and second sources, to: generate a sum of products of two doublewords of the first quadword and either two lower words or two upper words of the second quadword, based on the immediate, zero-extend the sum to a quadword-sized sum, and accumulate the quadword-sized sum with a previous value of a destination quadword in a same relative register position as the first and second quadwords.
(FR) Des modes de réalisation de l'invention concernent l'exécution d'une instruction de multiplication et d'accumulation non signée de vecteurs. Dans un exemple, un processeur comprend un ensemble circuit d'extraction pour extraire une instruction de multiplication et d'accumulation non signées de vecteurs ayant des champs pour un code d'opération, des premier et second identifiants de source, un identifiant de destination, et une instruction immédiate, les sources et la destination identifiées étant des registres de taille identique, un ensemble circuit de décodage pour décoder l'instruction extraite, et un ensemble circuit d'exécution pour exécuter l'instruction décodée, sur chaque paire correspondante de premier et second mots quadruples des première et seconde sources identifiées, pour : générer une somme de produits de deux mots doubles du premier mot quadruple et soit deux mots inférieurs, soit deux mots supérieurs du second mot quadruple, sur la base de la somme immédiate, étendre par zéro la somme à une somme de taille de mots quadruples, et accumuler la somme de la taille de mots quadruples avec une valeur précédente d'un mot quadruple de destination dans une même position de registre relative que les premier et second mots quadruples.
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Publication Language: English (EN)
Filing Language: English (EN)