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1. (WO2019066796) INSTRUCTIONS FOR VECTOR MULTIPLICATION OF SIGNED WORDS WITH ROUNDING
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Pub. No.: WO/2019/066796 International Application No.: PCT/US2017/053648
Publication Date: 04.04.2019 International Filing Date: 27.09.2017
IPC:
G06F 9/30 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
MADDURI, Venkateswara R.; US
MURRAY, Carl; IE
OULD-AHMED-VALL, Elmoustapha; US
CHARNEY, Mark J.; US
VALENTINE, Robert; IL
CORBAL, Jesus; US
Agent:
PARVIN, S. Kameron; US
NICHOLSON, David F.; US
Priority Data:
Title (EN) INSTRUCTIONS FOR VECTOR MULTIPLICATION OF SIGNED WORDS WITH ROUNDING
(FR) INSTRUCTIONS POUR LA MULTIPLICATION VECTORIELLE DE MOTS SIGNÉS À ARRONDISSEMENT
Abstract:
(EN) Disclosed embodiments relate to executing a vector multiplication instruction. In one example, a processor includes fetch circuitry to fetch the vector multiplication instruction having fields for an opcode, first and second source identifiers, and a destination identifier, decode circuitry to decode the fetched instruction, execution circuitry to, on each of a plurality of corresponding pairs of fixed-sized elements of the identified first and second sources, execute the decoded instruction to generate a double-sized product of each pair of fixed-sized elements, the double-sized product being represented by at least twice a number of bits of the fixed size, and generate a signed fixed-sized result by rounding the most significant fixed-sized portion of the double-sized product to fit into the identified destination.
(FR) Des modes de réalisation de la présente invention concernent l'exécution d'une instruction de multiplication vectorielle. Dans un exemple, un processeur comprend un ensemble circuit d'extraction destiné à extraire l'instruction de multiplication vectorielle ayant des champs pour un code d'opération, des premier et second identifiants de source, et un identifiant de destination, un ensemble circuit de décodage pour décoder l'instruction extraite, un ensemble circuit d'exécution pour exécuter, sur chacune d'une pluralité de paires correspondantes d'éléments de taille fixe des première et seconde sources identifiées, l'instruction décodée pour générer un produit de taille double de chaque paire d'éléments de taille fixe, le produit de taille double étant représenté par au moins deux fois un nombre de bits de la taille fixe, et générer un résultat signé de taille fixe par arrondissement de la partie de taille fixe la plus significative du produit de taille double pour s'adapter dans la destination identifiée.
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Publication Language: English (EN)
Filing Language: English (EN)